JPH0738412B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0738412B2 JPH0738412B2 JP23586788A JP23586788A JPH0738412B2 JP H0738412 B2 JPH0738412 B2 JP H0738412B2 JP 23586788 A JP23586788 A JP 23586788A JP 23586788 A JP23586788 A JP 23586788A JP H0738412 B2 JPH0738412 B2 JP H0738412B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置及びその製造方法に関し、特にLS
Iの高集積化、微細化に不可欠なコンタクト、配線構造
の改良に関するものである。
Iの高集積化、微細化に不可欠なコンタクト、配線構造
の改良に関するものである。
第５図は、例えば特開昭59-229866号公報に示された従
来の半導体装置の配線構造を示す断面図である。図にお
いて、１は半導体基板、２はこの半導体基板１上に所望
の間隔を設けて形成された絶縁膜、17はさらにこの絶縁
膜２の開口部にテーパーをつけるために積層された絶縁
膜で、この絶縁膜17の開口部がコンタクト径である。３
はコンタクト直下の半導体基板１の表面領域に形成され
た基板１と同じ導電型の不純物ドープ領域、５は不純物
ドープ領域３を介して絶縁膜17の上まで引き出された多
結晶シリコン膜、７は多結晶シリコン膜５を覆いかつ絶
縁膜17上の多結晶シリコン膜５上の広面積部に開口部を
持つ絶縁膜、８は多結晶シリコン膜５を介して基板とコ
ンタクトをとるアルミニウム等の金属配線である。
来の半導体装置の配線構造を示す断面図である。図にお
いて、１は半導体基板、２はこの半導体基板１上に所望
の間隔を設けて形成された絶縁膜、17はさらにこの絶縁
膜２の開口部にテーパーをつけるために積層された絶縁
膜で、この絶縁膜17の開口部がコンタクト径である。３
はコンタクト直下の半導体基板１の表面領域に形成され
た基板１と同じ導電型の不純物ドープ領域、５は不純物
ドープ領域３を介して絶縁膜17の上まで引き出された多
結晶シリコン膜、７は多結晶シリコン膜５を覆いかつ絶
縁膜17上の多結晶シリコン膜５上の広面積部に開口部を
持つ絶縁膜、８は多結晶シリコン膜５を介して基板とコ
ンタクトをとるアルミニウム等の金属配線である。
上記のような従来の半導体装置では、半導体基板１表面
の不純物ドープ領域３と金属配線８とのコンタクトをと
る場合、直接基板１に金属膜８を落とさず、その中間に
比較的カバレッジの良い多結晶シリコン膜５を介してい
る。よってコンタクトエッジでの金属膜８の断線がな
く、さらに分離酸化膜17の上まで多結晶シリコン膜５を
引き出すことによって比較的広い面積部で金属膜８との
コンタクトがとれる。
の不純物ドープ領域３と金属配線８とのコンタクトをと
る場合、直接基板１に金属膜８を落とさず、その中間に
比較的カバレッジの良い多結晶シリコン膜５を介してい
る。よってコンタクトエッジでの金属膜８の断線がな
く、さらに分離酸化膜17の上まで多結晶シリコン膜５を
引き出すことによって比較的広い面積部で金属膜８との
コンタクトがとれる。
第６図は、例えば特開昭62-154784号公報に示された従
来のLDD構造のトランジスタの電極構造を示す断面図で
ある。図において、１は半導体基板で、この半導体基板
は分離酸化膜９で囲まれた活性領域を持つ。13,15はそ
れぞれトランジスタのソース・ドレイン領域で、ゲート
絶縁膜10とその上に形成されたゲート電極11及びその両
側壁に形成されたPSG膜サイドウォール14によってそれ
ぞれセルフアライメントで注入され、図のようなLDD構
造を形成する。ソース・ドレイン領域13,15からの配線
は、上部をシリサイド膜６とした多結晶シリコン膜５で
行い、これを分離酸化膜９の上に引き出してさらに金属
配線８と接続している。
来のLDD構造のトランジスタの電極構造を示す断面図で
ある。図において、１は半導体基板で、この半導体基板
は分離酸化膜９で囲まれた活性領域を持つ。13,15はそ
れぞれトランジスタのソース・ドレイン領域で、ゲート
絶縁膜10とその上に形成されたゲート電極11及びその両
側壁に形成されたPSG膜サイドウォール14によってそれ
ぞれセルフアライメントで注入され、図のようなLDD構
造を形成する。ソース・ドレイン領域13,15からの配線
は、上部をシリサイド膜６とした多結晶シリコン膜５で
行い、これを分離酸化膜９の上に引き出してさらに金属
配線８と接続している。
上記のような従来の半導体装置では、トランジスタのソ
ース・ドレイン13,15の電極に直接アルミニウム等の金
属膜を使用せずに、上部をシリサイド膜６とした多結晶
シリコン膜５を配線として用いて、これを分離酸化膜９
の上まで引き出してその上で金属膜８とのコンタクトを
とっている。このようにすれば、基板に直接金属配線を
おとした場合に起こるような、基板から金属膜へのシリ
コンの吸い上げによる接合破壊が防止され、径の小さい
コンタクトのエッジ部分で金属膜が断線することもな
い。また分離酸化膜９上の比較的広い部分でコンタクト
がとれるので、コンタクト工程のアライメントマージン
が拡大される。さらに多結晶シリコン膜５の上部をシリ
サイド膜６としていることで低抵抗化を図っている。
ース・ドレイン13,15の電極に直接アルミニウム等の金
属膜を使用せずに、上部をシリサイド膜６とした多結晶
シリコン膜５を配線として用いて、これを分離酸化膜９
の上まで引き出してその上で金属膜８とのコンタクトを
とっている。このようにすれば、基板に直接金属配線を
おとした場合に起こるような、基板から金属膜へのシリ
コンの吸い上げによる接合破壊が防止され、径の小さい
コンタクトのエッジ部分で金属膜が断線することもな
い。また分離酸化膜９上の比較的広い部分でコンタクト
がとれるので、コンタクト工程のアライメントマージン
が拡大される。さらに多結晶シリコン膜５の上部をシリ
サイド膜６としていることで低抵抗化を図っている。
従来の半導体装置では、半導体基板表面の不純物ドープ
領域と金属配線の中間に多結晶シリコン膜を介している
ので、直接基板に金属配線をおとす場合に比べて抵抗が
高くなるという問題があった。
領域と金属配線の中間に多結晶シリコン膜を介している
ので、直接基板に金属配線をおとす場合に比べて抵抗が
高くなるという問題があった。
この発明は上記のような問題を解消するためになされた
もので、基板と金属配線とのコンタクト領域を絶縁膜上
に引き出すための多結晶シリコン膜の上下部をシリサイ
ド化し、低抵抗なコンタクト・配線構造を可能とするこ
とを目的とする。
もので、基板と金属配線とのコンタクト領域を絶縁膜上
に引き出すための多結晶シリコン膜の上下部をシリサイ
ド化し、低抵抗なコンタクト・配線構造を可能とするこ
とを目的とする。
この発明に係る半導体装置は、基板と配線との接続部を
絶縁膜上に引き出すための多結晶シリコン膜を、その上
下部にシリサイド膜を有するものとしたものである。
絶縁膜上に引き出すための多結晶シリコン膜を、その上
下部にシリサイド膜を有するものとしたものである。
この発明に係る半導体装置の製造方法は、基板表面の不
純物ドープ領域上にセルフアライメントでシリサイド膜
を形成し、その上に多結晶シリコン膜を絶縁膜上に延伸
するように形成し、さらにその上にセルフアライメント
でシリサイド膜を形成するようにしたものである。
純物ドープ領域上にセルフアライメントでシリサイド膜
を形成し、その上に多結晶シリコン膜を絶縁膜上に延伸
するように形成し、さらにその上にセルフアライメント
でシリサイド膜を形成するようにしたものである。
この発明は、基板と金属配線とのコンタクト領域を絶縁
膜上に引き出すための多結晶シリコン膜の上下部にシリ
サイド膜を設けるようにしたので、接合破壊によるリー
クのない、低抵抗なコンタクト・配線構造を得ることが
できる。また上記多結晶シリコン膜を絶縁膜上に延伸さ
せることによって、面積の広いところで金属膜とのコン
タクトがとれるため、小さいコンタクトエッジ部分での
金属配線の断線がなく、かつアライメントマージンが拡
大できる。
膜上に引き出すための多結晶シリコン膜の上下部にシリ
サイド膜を設けるようにしたので、接合破壊によるリー
クのない、低抵抗なコンタクト・配線構造を得ることが
できる。また上記多結晶シリコン膜を絶縁膜上に延伸さ
せることによって、面積の広いところで金属膜とのコン
タクトがとれるため、小さいコンタクトエッジ部分での
金属配線の断線がなく、かつアライメントマージンが拡
大できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の配線構
造を示す断面図であり、第２図はその製造方法を示す工
程断面図である。図において、第５図と同一符号は同一
部分を示し、４は下部シリサイド膜、６は上部シリサイ
ド膜である。
造を示す断面図であり、第２図はその製造方法を示す工
程断面図である。図において、第５図と同一符号は同一
部分を示し、４は下部シリサイド膜、６は上部シリサイ
ド膜である。
次に製造方法について説明する。
まず、シリコン基板１（ここでは例えばｐ型基板とす
る）上に絶縁膜２を積層し、パターンニングによって絶
縁膜２上に所望の間隔の開口部を形成する（第２図
（ａ））。
る）上に絶縁膜２を積層し、パターンニングによって絶
縁膜２上に所望の間隔の開口部を形成する（第２図
（ａ））。
絶縁膜２をマスクとしてボロン（基板がｎ型の場合はリ
ンか砒素）を注入した後熱処理により活性化し、上記開
口部のシリコン基板表面領域に不純物ドープ領域３を形
成する（第２図（ｂ））。
ンか砒素）を注入した後熱処理により活性化し、上記開
口部のシリコン基板表面領域に不純物ドープ領域３を形
成する（第２図（ｂ））。
次に基板全体をおおうように、シリコン基板１と反応し
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバル
ト、ニッケル、白金、パラジウム等を積層し、窒素ガ
ス、希ガス、あるいはそれらを含むガス雰囲気で急速に
熱処理を施し、シリコン基板１の不純物ドープ領域３上
のみにセルフアライメントで下部シリサイド膜４を形成
する。その後金属膜の未反応な部分を除去し、さらに完
全なシリサイドとするために上記と同様のガス雰囲気で
再度急速熱処理を行う（第２図（ｃ））。この場合下部
シリサイド膜４の膜厚は、次世代デバイスの接合深さ
（０、15μｍ程度）を考慮して1500Å以下とする。これ
はシリサイド反応によるシリサイド膜生長過程におい
て、シリコン表面からシリコン内方向へほぼ100％反応
が進行するので、接合を破壊しないためには膜厚は接合
深さ以下でなくてはならない理由による。
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバル
ト、ニッケル、白金、パラジウム等を積層し、窒素ガ
ス、希ガス、あるいはそれらを含むガス雰囲気で急速に
熱処理を施し、シリコン基板１の不純物ドープ領域３上
のみにセルフアライメントで下部シリサイド膜４を形成
する。その後金属膜の未反応な部分を除去し、さらに完
全なシリサイドとするために上記と同様のガス雰囲気で
再度急速熱処理を行う（第２図（ｃ））。この場合下部
シリサイド膜４の膜厚は、次世代デバイスの接合深さ
（０、15μｍ程度）を考慮して1500Å以下とする。これ
はシリサイド反応によるシリサイド膜生長過程におい
て、シリコン表面からシリコン内方向へほぼ100％反応
が進行するので、接合を破壊しないためには膜厚は接合
深さ以下でなくてはならない理由による。
次にボロン（基板がｎ型の場合はリンか砒素）を注入し
て低抵抗化した多結晶シリコンを基板全体をおおうよう
に積層し、パターンニングによって下部シリサイド膜４
を介して絶縁膜２上に引き出すように多結晶シリコン膜
５を形成する（第２図（ｄ））。
て低抵抗化した多結晶シリコンを基板全体をおおうよう
に積層し、パターンニングによって下部シリサイド膜４
を介して絶縁膜２上に引き出すように多結晶シリコン膜
５を形成する（第２図（ｄ））。
上述の下部シリサイド膜４形成時と同様に、多結晶シリ
コン膜５と反応してシリサイドを形成することが可能な
金属膜を積層し、同様なガス雰囲気で急速熱処理を施
し、多結晶シリコン膜５上のみにセルフアライメントに
上部シリサイド膜６を形成する。その後金属膜の未反応
な部分を除去し、さらに完全なシリサイドとするために
上記と同様のガス雰囲気で再度急速熱処理を施す。（第
２図（ｅ））。この場合、上部シリサイド膜６の膜厚は
後の工程での段差によるパターンニングの不具合を除け
ば、出来るだけ厚くしたほうがよい。
コン膜５と反応してシリサイドを形成することが可能な
金属膜を積層し、同様なガス雰囲気で急速熱処理を施
し、多結晶シリコン膜５上のみにセルフアライメントに
上部シリサイド膜６を形成する。その後金属膜の未反応
な部分を除去し、さらに完全なシリサイドとするために
上記と同様のガス雰囲気で再度急速熱処理を施す。（第
２図（ｅ））。この場合、上部シリサイド膜６の膜厚は
後の工程での段差によるパターンニングの不具合を除け
ば、出来るだけ厚くしたほうがよい。
最後に、上下部をシリサイド膜とした多結晶シリコン膜
５全体を覆うように絶縁膜７を積層し、絶縁膜２上の広
い部分で開口部を設け（第２図（ｆ））、さらに基板全
体に金属膜を積層し、多結晶シリコン膜５を介して基板
とコンタクトをとる金属配線８を形成する。（第２図
（ｇ））。
５全体を覆うように絶縁膜７を積層し、絶縁膜２上の広
い部分で開口部を設け（第２図（ｆ））、さらに基板全
体に金属膜を積層し、多結晶シリコン膜５を介して基板
とコンタクトをとる金属配線８を形成する。（第２図
（ｇ））。
このように本実施例では、基板表面の不純物ドープ領域
３と金属配線８とのコンタクトをとる場合において、比
較的カバレッジの良い多結晶シリコン膜５を設けたの
で、小さいコンタクトエッジにおける金属配線８の断
線、及びシリコンの金属配線８への吸い上げによる接合
の破壊等を防ぐことができる。
３と金属配線８とのコンタクトをとる場合において、比
較的カバレッジの良い多結晶シリコン膜５を設けたの
で、小さいコンタクトエッジにおける金属配線８の断
線、及びシリコンの金属配線８への吸い上げによる接合
の破壊等を防ぐことができる。
また多結晶シリコン膜５を絶縁膜２上に引き出すように
設け、その上の広い部分で金属配線８とのコンタクトを
とるようにしたので、コンタクト工程でのアライメント
マージンの拡大につながる。
設け、その上の広い部分で金属配線８とのコンタクトを
とるようにしたので、コンタクト工程でのアライメント
マージンの拡大につながる。
さらにこの多結晶シリコン膜５の上下部にシリサイド膜
4,6を最適な膜圧（上部シリサイド膜厚＞下部シリサイ
ド膜厚）で形成したので、接合を破壊したり接合特性を
劣化させることなしに、不純物ドープ領域３及び多結晶
シリコン膜５並びにそれらの界面での低抵抗化を実現す
ることができる。
4,6を最適な膜圧（上部シリサイド膜厚＞下部シリサイ
ド膜厚）で形成したので、接合を破壊したり接合特性を
劣化させることなしに、不純物ドープ領域３及び多結晶
シリコン膜５並びにそれらの界面での低抵抗化を実現す
ることができる。
次に本発明の他の実施例として、上述の配線構造を有す
るLDD構造のトランジスタについて説明する。
るLDD構造のトランジスタについて説明する。
第３図は該トランジスタの電極構造を示す断面図であ
り、第４図はその製造方法を示す工程断面図である。図
において、第６図と同一符号は同一部分を示し、４は下
部シリサイド膜である。
り、第４図はその製造方法を示す工程断面図である。図
において、第６図と同一符号は同一部分を示し、４は下
部シリサイド膜である。
次にこのトランジスタの製造方法について説明する。
まず、シリコン基板１（ここでは例えばｐ型基板とす
る）の表面領域に分離酸化膜９で囲まれた活性領域16を
形成し（第４図（ａ））、絶縁膜10、ゲート電極となる
導体膜11、及び絶縁膜12を順に積層し、パターンニング
することによってゲート電極11を形成する（第４図
（ｂ））。
る）の表面領域に分離酸化膜９で囲まれた活性領域16を
形成し（第４図（ａ））、絶縁膜10、ゲート電極となる
導体膜11、及び絶縁膜12を順に積層し、パターンニング
することによってゲート電極11を形成する（第４図
（ｂ））。
次にこのゲート電極11をマスクにして比較的低濃度（10
17〜1018cm-3）の砒素あるいはリン（基板がｎ型の場合
はボロン）を注入し、熱処理を施すことによってトラン
ジスタのソース・ドレインとなるn-不純物ドープ領域13
を形成する（第４図（ｃ））。
17〜1018cm-3）の砒素あるいはリン（基板がｎ型の場合
はボロン）を注入し、熱処理を施すことによってトラン
ジスタのソース・ドレインとなるn-不純物ドープ領域13
を形成する（第４図（ｃ））。
さらに上記ゲート電極11の両側壁に幅を同じくした酸化
膜サイドウォール14を形成し、上記ゲート電極11とこの
サイドウォール14をマスクにして今度は比較的高濃度
（1020〜1021cm-3）の砒素あるいはリン（基板がｎ型の
場合はボロン）を注入し、熱処理を施すことによってト
ランジスタのソース・ドレインとなるn+不純物ドープ領
域15を形成する（第４図（ｄ））。
膜サイドウォール14を形成し、上記ゲート電極11とこの
サイドウォール14をマスクにして今度は比較的高濃度
（1020〜1021cm-3）の砒素あるいはリン（基板がｎ型の
場合はボロン）を注入し、熱処理を施すことによってト
ランジスタのソース・ドレインとなるn+不純物ドープ領
域15を形成する（第４図（ｄ））。
次に基板全面をおおうように、シリコン基板１と反応し
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバル
ト、ニッケル、白金、パラジウム等を積層し、窒素ガ
ス、希ガスあるいはそれらを含むガス雰囲気で急速に熱
処理を施し、シリコン基板１の不純物ドープ領域13,15
上のみにセルフアライメントに下部シリサイド膜４を形
成する。その後金属膜の未反応な部分を除去し、さらに
完全なシリサイド膜とするために上記と同様のガス雰囲
気で再度急速熱処理を施す（第４図（ｅ））。この下部
シリサイド膜４の膜厚は、次世代デバイス接合の深さ
（0.15μｍ程度）を考慮して1500Å以下とする。これは
シリサイド反応によるシリサイド膜の生長過程におい
て、シリコン表面からシリコン内方向へほぼ100％反応
が進行するので、接合を破壊しないためには膜厚は接合
深さ以下でなくてはならない理由による。
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバル
ト、ニッケル、白金、パラジウム等を積層し、窒素ガ
ス、希ガスあるいはそれらを含むガス雰囲気で急速に熱
処理を施し、シリコン基板１の不純物ドープ領域13,15
上のみにセルフアライメントに下部シリサイド膜４を形
成する。その後金属膜の未反応な部分を除去し、さらに
完全なシリサイド膜とするために上記と同様のガス雰囲
気で再度急速熱処理を施す（第４図（ｅ））。この下部
シリサイド膜４の膜厚は、次世代デバイス接合の深さ
（0.15μｍ程度）を考慮して1500Å以下とする。これは
シリサイド反応によるシリサイド膜の生長過程におい
て、シリコン表面からシリコン内方向へほぼ100％反応
が進行するので、接合を破壊しないためには膜厚は接合
深さ以下でなくてはならない理由による。
次に基板全面に、砒素あるいはリン（基板がｎ型の場合
はボロン）をドーピングして低抵抗化した多結晶シリコ
ン膜５を積層し、パターンニングにより下部シリサイド
膜４上から分離酸化膜９上にわたる部分のみを残す。次
に上述の下部シリサイド膜４形成時と同様に、多結晶シ
リコン膜５と反応してシリサイドを形成することが可能
な金属膜を積層し、同様なガス雰囲気で急速熱処理を施
し、多結晶シリコン膜５上のみにセルフアライメントに
上部シリサイド膜６を形成する。その後金属膜の未反応
な部分を除去し、さらに完全なシリサイド膜とするため
に上記と同様のガス雰囲気で再度急速熱処理を施す（第
４図（ｆ））。この上部シリサイド膜６の膜厚は、後の
工程での段差によるパターンニングの不具合を除けばで
きるだけ厚くしたほうが良い。
はボロン）をドーピングして低抵抗化した多結晶シリコ
ン膜５を積層し、パターンニングにより下部シリサイド
膜４上から分離酸化膜９上にわたる部分のみを残す。次
に上述の下部シリサイド膜４形成時と同様に、多結晶シ
リコン膜５と反応してシリサイドを形成することが可能
な金属膜を積層し、同様なガス雰囲気で急速熱処理を施
し、多結晶シリコン膜５上のみにセルフアライメントに
上部シリサイド膜６を形成する。その後金属膜の未反応
な部分を除去し、さらに完全なシリサイド膜とするため
に上記と同様のガス雰囲気で再度急速熱処理を施す（第
４図（ｆ））。この上部シリサイド膜６の膜厚は、後の
工程での段差によるパターンニングの不具合を除けばで
きるだけ厚くしたほうが良い。
次に上下部をシリサイド膜とした多結晶シリコン膜５全
体を覆うように絶縁膜７を積層し、分離酸化膜９上の広
い部分で開口部を設ける。そして最後に基板全面にアル
ミニウム等の金属膜を積層し、多結晶シリコン膜５を介
して不純物ドープ領域13,15とコンタクトをとるような
金属配線８を形成する（第４図（ｇ））。
体を覆うように絶縁膜７を積層し、分離酸化膜９上の広
い部分で開口部を設ける。そして最後に基板全面にアル
ミニウム等の金属膜を積層し、多結晶シリコン膜５を介
して不純物ドープ領域13,15とコンタクトをとるような
金属配線８を形成する（第４図（ｇ））。
このような実施例では、ソース・ドレイン領域13,15と
配線８との接続部を分離酸化膜９上に引き出すための多
結晶シリコン膜５を備えたトランジスタにおいて、該多
結晶シリコン膜５の上下部に最適な膜厚のシリサイド膜
4,6を形成するようにしたので、ソース・ドレイン領域1
3,15、多結晶シリコン膜５、及びそれらの界面での低抵
抗化を図ることができ、これによりトランジスタ特性を
向上することができる。
配線８との接続部を分離酸化膜９上に引き出すための多
結晶シリコン膜５を備えたトランジスタにおいて、該多
結晶シリコン膜５の上下部に最適な膜厚のシリサイド膜
4,6を形成するようにしたので、ソース・ドレイン領域1
3,15、多結晶シリコン膜５、及びそれらの界面での低抵
抗化を図ることができ、これによりトランジスタ特性を
向上することができる。
以上のようにこの発明によれば、基板と金属配線の中間
に比較的カバレッジの良い多結晶シリコン膜を絶縁膜上
に引き出すように設け、さらにその多結晶シリコン膜の
上下部に最適な膜厚のシリサイド膜を形成するようにし
たので、接合リーク、断線がなく、低抵抗でかつアライ
メントマージンの大きい基板／多結晶シリコン膜／金属
配線構造を得ることができる。
に比較的カバレッジの良い多結晶シリコン膜を絶縁膜上
に引き出すように設け、さらにその多結晶シリコン膜の
上下部に最適な膜厚のシリサイド膜を形成するようにし
たので、接合リーク、断線がなく、低抵抗でかつアライ
メントマージンの大きい基板／多結晶シリコン膜／金属
配線構造を得ることができる。
第１図はこの発明の一実施例による半導体装置の配線構
造を示す断面図、第２図はその製造方法を示す工程断面
図、第３図はこの発明の他の実施例によるトランジスタ
の電極構造を示す断面図、第４図はこのトランジスタの
製造方法を示す工程断面図、第５図、第６図はそれぞれ
従来の半導体装置における配線構造例を示す断面図であ
る。 図において、１はシリコン基板、２は絶縁膜、３は不純
物ドープ領域、４は下部シリサイド膜、５は多結晶シリ
コン膜、６は上部シリサイド膜、７は絶縁膜、８は金属
配線、９は分離酸化膜、10はゲート絶縁膜、11はゲート
電極、12は絶縁膜、13はトランジスタのソース・ドレイ
ン（LDD構造n-）、14は酸化膜サイドウォール、15はト
ランジスタのソース・ドレイン（LDD構造n+）、16は活
性領域、17は絶縁膜である。 なお図中同一符号は同一又は相当部分を示す。
造を示す断面図、第２図はその製造方法を示す工程断面
図、第３図はこの発明の他の実施例によるトランジスタ
の電極構造を示す断面図、第４図はこのトランジスタの
製造方法を示す工程断面図、第５図、第６図はそれぞれ
従来の半導体装置における配線構造例を示す断面図であ
る。 図において、１はシリコン基板、２は絶縁膜、３は不純
物ドープ領域、４は下部シリサイド膜、５は多結晶シリ
コン膜、６は上部シリサイド膜、７は絶縁膜、８は金属
配線、９は分離酸化膜、10はゲート絶縁膜、11はゲート
電極、12は絶縁膜、13はトランジスタのソース・ドレイ
ン（LDD構造n-）、14は酸化膜サイドウォール、15はト
ランジスタのソース・ドレイン（LDD構造n+）、16は活
性領域、17は絶縁膜である。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 栄森 貴尚 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小崎 浩司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (2)
- 【請求項１】第１導電型半導体基板の主面側に所望の間
隔の第１の開口部を持つ第１の絶縁膜と、 該第１の開口部の上記半導体基板表面領域に形成された
第１導電型不純物ドープ領域と、 該不純物ドープ領域を介して上記第１の絶縁膜上に延伸
した第１の導電層と、 上記第１の導電層をおおうように形成され、上記第１の
絶縁膜上の上記第２の導電層上に第２の開口部を有する
第２の絶縁膜と、 上記第２の絶縁膜上に形成され、上記第２の開口部を介
して上記第１の導電層と接続する第２の導電層を備えた
半導体装置において、 上記不純物ドープ領域はその表面に第１の金属シリサイ
ド膜を有するものであり、上記第１の導電層はその表面
に上記第１のシリサイド膜より厚い第２のシリサイド膜
を有する多結晶シリコン膜であることを特徴とする半導
体装置。 - 【請求項２】第１導電型半導体基板の主面全体に積層さ
れた絶縁膜に所望の間隔の第１の開口部を形成する第１
の工程と、 上記第１の絶縁膜をマスクとして上記半導体基板表面領
域に第１導電型不純物ドープ領域を形成する第２の工程
と、 全面に所定の第１の金属膜を積層し、不活性ガス雰囲気
で第１の急速熱処理を施して、上記不純物ドープ領域上
のみに第１のシリサイド膜を形成する第３の工程と、 上記第１の金属膜の未反応部分を除去した後、全面に多
結晶シリコン膜を形成し、これを選択的に除去して上記
第１のシリサイド膜上から上記第１の絶縁膜上に渡る部
分のみを残す第４の工程と、 全面に第２の金属膜を積層し、上記第１の急速熱処理と
同様なガス雰囲気で第２の急速熱処理を施し、上記多結
晶シリコン表面にのみ第２のシリサイド膜を形成する第
５の工程と、 上記第２の金属膜の未反応部分を除去した後、全面に第
２の絶縁膜を形成し、上記第１の絶縁膜上の上記多結晶
シリコン膜上に第２の開口部を形成する第６の工程と、 全面に第２の金属膜を積層し、パターンニングにより上
記第２の開口部を介し上記多結晶シリコン膜と接続する
ような金属配線を形成する第７の工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23586788A JPH0738412B2 (ja) | 1988-09-20 | 1988-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23586788A JPH0738412B2 (ja) | 1988-09-20 | 1988-09-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282639A JPH0282639A (ja) | 1990-03-23 |
| JPH0738412B2 true JPH0738412B2 (ja) | 1995-04-26 |
Family
ID=16992426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23586788A Expired - Fee Related JPH0738412B2 (ja) | 1988-09-20 | 1988-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738412B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480959A (ja) * | 1990-07-24 | 1992-03-13 | Seiko Epson Corp | 半導体装置 |
| JPH0480971A (ja) * | 1990-07-24 | 1992-03-13 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100434697B1 (ko) | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1988
- 1988-09-20 JP JP23586788A patent/JPH0738412B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0282639A (ja) | 1990-03-23 |
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