JPH0481745B2 - - Google Patents
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- JPH0481745B2 JPH0481745B2 JP60113671A JP11367185A JPH0481745B2 JP H0481745 B2 JPH0481745 B2 JP H0481745B2 JP 60113671 A JP60113671 A JP 60113671A JP 11367185 A JP11367185 A JP 11367185A JP H0481745 B2 JPH0481745 B2 JP H0481745B2
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- JP
- Japan
- Prior art keywords
- voltage
- battery
- circuit
- power supply
- power
- Prior art date
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電源遮断期間中における記憶部の記憶
内容をバツテリで保持する情報処理装置に係わ
り、特にバツテリの電圧低下を検出する記憶保持
用バツテリの電圧低下検出回路に関する。
内容をバツテリで保持する情報処理装置に係わ
り、特にバツテリの電圧低下を検出する記憶保持
用バツテリの電圧低下検出回路に関する。
［従来の技術］
電子キヤツシユレジスタ等の情報処理装置にお
いては、一般にこの装置を動作させる制御プログ
ラム等の固定データはROM（リード・オンリ・
メモリ）等の不揮発性の記憶部に記憶させている
が、外部から入力された処理すべきデータ等は
RAM（ランダム・アクセス・メモリ）等の揮発
性の記憶部に記憶させるようにしている。したが
つて、装置の電源が遮断されるとRAM等に記憶
されたデータは消滅する。このような事態を避け
るために一般に上記RAM等の記憶部にバツクア
ツプ用のバツテリを取付け、電源が遮断されると
このバツテリから記憶保持用の電圧を供給するよ
うにしている。そして、電源が再び投入される
と、バツテリに代り電源回路から駆動電圧を
RAMへ供給するとともに、電源回路からバツテ
リに電流を供給して、バツテリを充電するように
している。
いては、一般にこの装置を動作させる制御プログ
ラム等の固定データはROM（リード・オンリ・
メモリ）等の不揮発性の記憶部に記憶させている
が、外部から入力された処理すべきデータ等は
RAM（ランダム・アクセス・メモリ）等の揮発
性の記憶部に記憶させるようにしている。したが
つて、装置の電源が遮断されるとRAM等に記憶
されたデータは消滅する。このような事態を避け
るために一般に上記RAM等の記憶部にバツクア
ツプ用のバツテリを取付け、電源が遮断されると
このバツテリから記憶保持用の電圧を供給するよ
うにしている。そして、電源が再び投入される
と、バツテリに代り電源回路から駆動電圧を
RAMへ供給するとともに、電源回路からバツテ
リに電流を供給して、バツテリを充電するように
している。
［発明が解決しようとする問題点］
しかしながら、上記のように電源遮断期間中に
記憶部の記憶内容をバツテリで保持するようにし
た情報処理装置においてもまだ解消する必要のあ
る次のような問題があつた。すなわち、バツテリ
は長時間放電すると端子電圧が徐々に低下する。
そして、充電をすると元の規定電圧に復帰する。
また、バツテリは電子部品等の他の構成部材に比
較して寿命が短いので、長期間使用すると充電効
率が低下しすぐに規定電圧に復帰しない場合があ
る。
記憶部の記憶内容をバツテリで保持するようにし
た情報処理装置においてもまだ解消する必要のあ
る次のような問題があつた。すなわち、バツテリ
は長時間放電すると端子電圧が徐々に低下する。
そして、充電をすると元の規定電圧に復帰する。
また、バツテリは電子部品等の他の構成部材に比
較して寿命が短いので、長期間使用すると充電効
率が低下しすぐに規定電圧に復帰しない場合があ
る。
従来の情報処理装置においてはバツテリの端子
電圧を直接測定する装置は組込まれていなかつ
た。すなわち、前述したように電源遮断期間中に
おいては全ての電源が遮断されているので、バツ
テリの端子電圧を測定する術もなく、電源投入期
間中においてはバツテリは充電中であるので、バ
ツテリの端子電圧を測定しても充電電圧を測定す
ることになり、真のバツテリの端子電圧とはなら
ない。したがつて、バツテリの端子電圧が正確に
把握されないので、電源遮断期間中にバツテリの
端子電圧が低下してRAMの記憶内容が消滅する
懸念がある。
電圧を直接測定する装置は組込まれていなかつ
た。すなわち、前述したように電源遮断期間中に
おいては全ての電源が遮断されているので、バツ
テリの端子電圧を測定する術もなく、電源投入期
間中においてはバツテリは充電中であるので、バ
ツテリの端子電圧を測定しても充電電圧を測定す
ることになり、真のバツテリの端子電圧とはなら
ない。したがつて、バツテリの端子電圧が正確に
把握されないので、電源遮断期間中にバツテリの
端子電圧が低下してRAMの記憶内容が消滅する
懸念がある。
このような事態を避けるために、ROMと
RAMの一部に同一データを記憶させ、電源投入
に同期して両者のデータが一致することを検出す
るとによつて、RAMの記憶内容が正確に保持さ
れていたことを確認するようにした装置が考えら
れている。しかし、この装置であれば、データが
一致しなくなつて始めてバツテリの電圧低下が確
認できるもので、その時点ではRAMに記憶され
た他のデータも消滅してしまつている。したがつ
て事前にバツテリの電圧低下を検出できない。
RAMの一部に同一データを記憶させ、電源投入
に同期して両者のデータが一致することを検出す
るとによつて、RAMの記憶内容が正確に保持さ
れていたことを確認するようにした装置が考えら
れている。しかし、この装置であれば、データが
一致しなくなつて始めてバツテリの電圧低下が確
認できるもので、その時点ではRAMに記憶され
た他のデータも消滅してしまつている。したがつ
て事前にバツテリの電圧低下を検出できない。
本発明はこのような事情に基づいてなされたも
のであり、その目的とするところは、電源投入時
におけるバツテリ充電開始を若干遅延させること
によつて、バツテリの電圧低下を事前に検出で
き、記憶部の記憶内容の消滅を防止でき、情報処
理装置の信頼性を向上できる記憶保持用バツテリ
の電圧低下選出回路を提供することにある。
のであり、その目的とするところは、電源投入時
におけるバツテリ充電開始を若干遅延させること
によつて、バツテリの電圧低下を事前に検出で
き、記憶部の記憶内容の消滅を防止でき、情報処
理装置の信頼性を向上できる記憶保持用バツテリ
の電圧低下選出回路を提供することにある。
［問題点を解決するための手段］
本発明の記憶保持用バツテリの電圧低下検出回
路は、電源投入時に電源回路から供給される記憶
部を含む各構成部材を駆動する駆動電圧が規定電
圧に上昇したことを示す電圧制御信号の入力時刻
に同期して起動され、源投入期間中に電源回路か
らデータを記憶する記憶部へ駆動電圧が供給さ
れ、電源遮断期間中にバツテリにて記憶部の記憶
内容が保持され、さらに電源投入期間中に電源回
路からバツテリを充電するようにした情報処理装
置において、バツテリに対する電源回路からの充
電路に電圧制御信号で導通されるスイツチング回
路を介挿し、遅延回路でもつて電圧制御信号スイ
ツチング回路への入力時刻を一定時間遅延させ、
比較回路でもつて電圧制御信号出力時刻からスイ
ツチング回路導通時刻までの期間におけるバツテ
リの端子電圧と予め定められた下限許容電圧とを
比較し、この比較回路において端子電圧が下限許
容電圧を下回つたときバツテリ電圧低下を表示す
るようにしたものである。
路は、電源投入時に電源回路から供給される記憶
部を含む各構成部材を駆動する駆動電圧が規定電
圧に上昇したことを示す電圧制御信号の入力時刻
に同期して起動され、源投入期間中に電源回路か
らデータを記憶する記憶部へ駆動電圧が供給さ
れ、電源遮断期間中にバツテリにて記憶部の記憶
内容が保持され、さらに電源投入期間中に電源回
路からバツテリを充電するようにした情報処理装
置において、バツテリに対する電源回路からの充
電路に電圧制御信号で導通されるスイツチング回
路を介挿し、遅延回路でもつて電圧制御信号スイ
ツチング回路への入力時刻を一定時間遅延させ、
比較回路でもつて電圧制御信号出力時刻からスイ
ツチング回路導通時刻までの期間におけるバツテ
リの端子電圧と予め定められた下限許容電圧とを
比較し、この比較回路において端子電圧が下限許
容電圧を下回つたときバツテリ電圧低下を表示す
るようにしたものである。
また、別の発明は上記発明に加えて、バツテリ
と比較回路との間に、バツテリが接続されること
によつて導通する複数の接点を有するバツテリ接
続装置を介挿し、下限許容電圧設定用の分圧抵抗
の一端をバツテリ接続装置の接点を介して接地
し、他端を比較回路の下限許容電圧入力端子に接
続したものである。
と比較回路との間に、バツテリが接続されること
によつて導通する複数の接点を有するバツテリ接
続装置を介挿し、下限許容電圧設定用の分圧抵抗
の一端をバツテリ接続装置の接点を介して接地
し、他端を比較回路の下限許容電圧入力端子に接
続したものである。
［作用］
このように構成された記憶保持用バツテリの電
圧低下検出回路であれば、電源が投入され、電源
回路から供給される駆動電圧が規定電圧に上昇し
たことを示す電圧制御信号が入力すると情報処理
装置は起動する。また、バツテリの電源回路から
の充電路に介挿されたスイツチング回路は遅延回
路によつて電圧制御信号入力時刻から一定時間遅
延された後に導通する。そして、比較回路によつ
て電圧制御信号入力時刻からバツテリが充電開始
時刻までのバツテリの端子電圧が下限許容電圧と
比較される。そして端子電圧が下限許容電圧を下
回る比較結果であればバツテリ電圧低下が表示さ
れる。
圧低下検出回路であれば、電源が投入され、電源
回路から供給される駆動電圧が規定電圧に上昇し
たことを示す電圧制御信号が入力すると情報処理
装置は起動する。また、バツテリの電源回路から
の充電路に介挿されたスイツチング回路は遅延回
路によつて電圧制御信号入力時刻から一定時間遅
延された後に導通する。そして、比較回路によつ
て電圧制御信号入力時刻からバツテリが充電開始
時刻までのバツテリの端子電圧が下限許容電圧と
比較される。そして端子電圧が下限許容電圧を下
回る比較結果であればバツテリ電圧低下が表示さ
れる。
また、別の発明の作用は上記作用に加えて、電
源投入期間中にバツテリがバツテリ接続装置から
外れると、下限許容電圧設定用の分圧抵抗の一端
が接地されなくなるので、比較回路の下限許容電
圧入力端子の入力電圧が上昇して、この比較回路
の他方の入力端子へ入力されているバツテリの端
子電圧、すなわちバツテリの充電電圧より高くな
り、前述のバツテリ電圧低下が表示される。
源投入期間中にバツテリがバツテリ接続装置から
外れると、下限許容電圧設定用の分圧抵抗の一端
が接地されなくなるので、比較回路の下限許容電
圧入力端子の入力電圧が上昇して、この比較回路
の他方の入力端子へ入力されているバツテリの端
子電圧、すなわちバツテリの充電電圧より高くな
り、前述のバツテリ電圧低下が表示される。
［実施例］
以下本発明の一実施例を図面を用いて説明す
る。
る。
第１図は実施例の記憶保持用バツテリの電圧低
下検出回路を示す回路図であり、図中１は図示し
ない商用電源に接続されるプラグであり、このプ
ラグ１を介して電源回路２へ入力された交流電圧
は例えば直流＋5Vの駆動電圧に変換されて情報
処理装置本体３へ供給される。また、電源スイツ
チ４が投入されて前記＋5Vの駆動電圧が5Vの規
定電圧に上昇すると、この電源回路２から情報処
理装置本体３へ電圧制御信号AVCが送出される。
情報処理装置本体３はこの電圧制御信号AVCを
受信すると起動して、動作状態に移行する。
下検出回路を示す回路図であり、図中１は図示し
ない商用電源に接続されるプラグであり、このプ
ラグ１を介して電源回路２へ入力された交流電圧
は例えば直流＋5Vの駆動電圧に変換されて情報
処理装置本体３へ供給される。また、電源スイツ
チ４が投入されて前記＋5Vの駆動電圧が5Vの規
定電圧に上昇すると、この電源回路２から情報処
理装置本体３へ電圧制御信号AVCが送出される。
情報処理装置本体３はこの電圧制御信号AVCを
受信すると起動して、動作状態に移行する。
前記情報処理装置本体３は、図示するように、
例えば各種演算回路等を内蔵して各種情報処理業
務を実行するCPU（中央処理装置）５、制御プロ
グラム等の固定データを記憶するROM６、各種
データや制御信号が入力したり処理結果を出力す
るためのＩ／Ｏポート７、Ｉ／Ｏポート７から入
力したデータ等の可変データを一時記憶する
RAM８、これ等各構成部材間を互いに接続する
データバス９等で構成されている。
例えば各種演算回路等を内蔵して各種情報処理業
務を実行するCPU（中央処理装置）５、制御プロ
グラム等の固定データを記憶するROM６、各種
データや制御信号が入力したり処理結果を出力す
るためのＩ／Ｏポート７、Ｉ／Ｏポート７から入
力したデータ等の可変データを一時記憶する
RAM８、これ等各構成部材間を互いに接続する
データバス９等で構成されている。
前記電源回路２の出力端子から出力される5V
の駆動電圧は前記情報処理装置本体３へ供給され
ると共に、逆流防止用のダイオード１０を介して
記憶部としてのRAM８の電圧入力端子へ供給さ
れる。さらに、ダイオード１１を介してスイツチ
ング回路としてのpnp型のスイツチングトランジ
スタ１２のエミツタへ供給される。また、電源回
路２から出力される電圧制御信号AVCは前記情
報処理装置本体３へ送出されるとともに、抵抗１
３と、抵抗１４およびコンデンサ１５とで形成さ
れた積分回路を介してnpn型のトランジスタ１６
のベースへ入力される。このトランジスタ１６の
コレクタは抵抗１７を介して前記スイツチングト
ランジスタ１２のベースへ接続されている。した
がつて、抵抗１４、コンデンサ１５、トランジス
タ１６および抵抗１７とで電圧制御信号AVCに
対する遅延回路を構成する。
の駆動電圧は前記情報処理装置本体３へ供給され
ると共に、逆流防止用のダイオード１０を介して
記憶部としてのRAM８の電圧入力端子へ供給さ
れる。さらに、ダイオード１１を介してスイツチ
ング回路としてのpnp型のスイツチングトランジ
スタ１２のエミツタへ供給される。また、電源回
路２から出力される電圧制御信号AVCは前記情
報処理装置本体３へ送出されるとともに、抵抗１
３と、抵抗１４およびコンデンサ１５とで形成さ
れた積分回路を介してnpn型のトランジスタ１６
のベースへ入力される。このトランジスタ１６の
コレクタは抵抗１７を介して前記スイツチングト
ランジスタ１２のベースへ接続されている。した
がつて、抵抗１４、コンデンサ１５、トランジス
タ１６および抵抗１７とで電圧制御信号AVCに
対する遅延回路を構成する。
また図中１８は記憶保持用のバツテリであり、
このバツテリ１８の（＋）端子は３個の接点ａ，
ｂ，ｃを有したバツテリ接続装置１９の（＋）接
点ａ、抵抗２０および図示極性のダイオード２１
を介して前記RAM８の電圧入力端子に接続され
ている。また、ダイオード２１と抵抗２０との接
続点に前記スイツチングトランジスタ１２のコレ
クタが接続されている。したがつて、ダイオード
１１、スイツチングトランジスタ１２および抵抗
２０は電源回路２からバツテリ１８に対する充電
路を形成する。
このバツテリ１８の（＋）端子は３個の接点ａ，
ｂ，ｃを有したバツテリ接続装置１９の（＋）接
点ａ、抵抗２０および図示極性のダイオード２１
を介して前記RAM８の電圧入力端子に接続され
ている。また、ダイオード２１と抵抗２０との接
続点に前記スイツチングトランジスタ１２のコレ
クタが接続されている。したがつて、ダイオード
１１、スイツチングトランジスタ１２および抵抗
２０は電源回路２からバツテリ１８に対する充電
路を形成する。
さらにバツテリ１８の（−）端子は、バツテリ
接続装置１９の（−）接点ｂおよび下限許容電圧
設定用の分圧抵抗２２を介して比較回路２３の
（＋）側入力端子へ接続されるとともに、短絡線
２４によつてバツテリ接続装置１９のもう一つの
接点ｃを介して接地されている。なお、この短絡
線２４は、バツテリ１８がバツテリ接続装置１９
から取外されると、このバツテリ１８の取外し動
作に同期して取外される。
接続装置１９の（−）接点ｂおよび下限許容電圧
設定用の分圧抵抗２２を介して比較回路２３の
（＋）側入力端子へ接続されるとともに、短絡線
２４によつてバツテリ接続装置１９のもう一つの
接点ｃを介して接地されている。なお、この短絡
線２４は、バツテリ１８がバツテリ接続装置１９
から取外されると、このバツテリ１８の取外し動
作に同期して取外される。
比較回路２３の（＋）側入力端子は抵抗２５を
介して前記電源回路２の＋5Vの出力端子に接続
されている。そして、バツテリ１８が図示するよ
うにバツテリ接続装置１９に取付けられている状
態においては、比較回路２３の（−）側入力端子
には抵抗２５と分圧抵抗２２とで分圧設定された
下限許容電圧ERが入力される。この下限許容電
圧ERはRAM８の記憶内容を保持するための限界
電圧より若干高い値に設定されている。また、比
較回路２３の（−）側入力端子は抵抗２６および
バツテリ接続装置１９の（＋）接点ａを介してバ
ツテリ１８の（＋）端子に接続されている。さら
にこの比較回路２３は前記電源回路２から供給さ
れる＋5Vの駆動電圧にて動作する。そして、比
較回路２３の出力端子は抵抗２７を介して電源回
路２の＋5Vの出力端子に接続されると共に、情
報処理装置本体３のＩ／Ｏポート７の入力端子に
接続されている。したがつて、比較回路２３は
（−）側入力端子に入力される抵抗２６を介した
バツテリ１８の端子電圧EBが（＋）側入力端子
に入力される下限許容電圧ER以下に低下すると
Ｈレベルの出力信号をＩ／Ｏポート７へ送出す
る。
介して前記電源回路２の＋5Vの出力端子に接続
されている。そして、バツテリ１８が図示するよ
うにバツテリ接続装置１９に取付けられている状
態においては、比較回路２３の（−）側入力端子
には抵抗２５と分圧抵抗２２とで分圧設定された
下限許容電圧ERが入力される。この下限許容電
圧ERはRAM８の記憶内容を保持するための限界
電圧より若干高い値に設定されている。また、比
較回路２３の（−）側入力端子は抵抗２６および
バツテリ接続装置１９の（＋）接点ａを介してバ
ツテリ１８の（＋）端子に接続されている。さら
にこの比較回路２３は前記電源回路２から供給さ
れる＋5Vの駆動電圧にて動作する。そして、比
較回路２３の出力端子は抵抗２７を介して電源回
路２の＋5Vの出力端子に接続されると共に、情
報処理装置本体３のＩ／Ｏポート７の入力端子に
接続されている。したがつて、比較回路２３は
（−）側入力端子に入力される抵抗２６を介した
バツテリ１８の端子電圧EBが（＋）側入力端子
に入力される下限許容電圧ER以下に低下すると
Ｈレベルの出力信号をＩ／Ｏポート７へ送出す
る。
Ｉ／Ｏポート７の出力端子は抵抗２８を介して
npn型のトランジスタ２９のベースへ接続されて
おり、このトランジスタ２９のコレクタは電圧低
下表示手段としての発光ダイオード（LED）３
０、電流制限用抵抗３１を介して前記電源回路２
の＋5Vの出力端子に接続されている。また、ト
ランジスタ２９のエミツタは接地されている。
npn型のトランジスタ２９のベースへ接続されて
おり、このトランジスタ２９のコレクタは電圧低
下表示手段としての発光ダイオード（LED）３
０、電流制限用抵抗３１を介して前記電源回路２
の＋5Vの出力端子に接続されている。また、ト
ランジスタ２９のエミツタは接地されている。
前記情報処理装置本体３のCPU５は電源回路
２から電源制御信号AVCが入力されると、通常
のデータ処理業務を開始する前に第２図の流れ図
に従つて、バツテリ１８の電圧低下を表示する表
示処理を実行する。すなわち、電源制御信号
AVCがＨレベルになると、Ｉ／Ｏポート７の出
力端子をクリアする。次に同じくＩ／Ｏポート７
の比較回路２３の出力信号が入力された入力端子
の信号レベルを読む。そして、信号レベルがＨレ
ベルであれば、バツテリ１８の端子電圧EBが下
限許容電圧ERより低下したと判断してＩ／Ｏポ
ート７の出力端子からＨレベルの信号を送出し
て、トランジスタ２９を導通させる。トランジス
タ２９が導通すると、発光ダイオード（LED）
３０が点灯する。一方、入力端子の信号レベルが
Ｌレベルであれば正常であると判断してそのまま
メインルーチンへ進む。
２から電源制御信号AVCが入力されると、通常
のデータ処理業務を開始する前に第２図の流れ図
に従つて、バツテリ１８の電圧低下を表示する表
示処理を実行する。すなわち、電源制御信号
AVCがＨレベルになると、Ｉ／Ｏポート７の出
力端子をクリアする。次に同じくＩ／Ｏポート７
の比較回路２３の出力信号が入力された入力端子
の信号レベルを読む。そして、信号レベルがＨレ
ベルであれば、バツテリ１８の端子電圧EBが下
限許容電圧ERより低下したと判断してＩ／Ｏポ
ート７の出力端子からＨレベルの信号を送出し
て、トランジスタ２９を導通させる。トランジス
タ２９が導通すると、発光ダイオード（LED）
３０が点灯する。一方、入力端子の信号レベルが
Ｌレベルであれば正常であると判断してそのまま
メインルーチンへ進む。
次のこのように構成された記憶保持用バツテリ
の電圧低下検出回路の動作説明を第３図のタイム
チヤートを用いて説明する。すなわち、時刻t0に
て電源スイツチ４を投入する以前において電源回
路２から＋5Vの駆動電圧は供給されていないの
で、RAM８の電圧入力端子にはバツテリ１８か
ら抵抗２０、ダイオード２１を介して記憶保持用
電圧ECが供給されている。またバツテリ１８の
端子電圧は抵抗２６を介して比較回路２３の
（−）側入力端子へ入力されている。したがつて
この状態においてはバツテリ１８は放電状態であ
る。時刻t0にて電源スイツチ４が投入されると、
電源回路２から出力される駆動電圧は上昇を開始
する。そして、一定時間経過後の時刻t1にて駆動
電圧の電圧値がバツテリ１８による記憶保持電圧
ECを越えると、ダイオード１０が導通し、ダイ
オード２１が逆バイアスになるので、RAM８の
電圧入力端子には電源回路２からの上昇中の駆動
電圧が印加される。そして、バツテリ１８からの
記憶保持電圧ECはダイオード２１にて遮断され
る。
の電圧低下検出回路の動作説明を第３図のタイム
チヤートを用いて説明する。すなわち、時刻t0に
て電源スイツチ４を投入する以前において電源回
路２から＋5Vの駆動電圧は供給されていないの
で、RAM８の電圧入力端子にはバツテリ１８か
ら抵抗２０、ダイオード２１を介して記憶保持用
電圧ECが供給されている。またバツテリ１８の
端子電圧は抵抗２６を介して比較回路２３の
（−）側入力端子へ入力されている。したがつて
この状態においてはバツテリ１８は放電状態であ
る。時刻t0にて電源スイツチ４が投入されると、
電源回路２から出力される駆動電圧は上昇を開始
する。そして、一定時間経過後の時刻t1にて駆動
電圧の電圧値がバツテリ１８による記憶保持電圧
ECを越えると、ダイオード１０が導通し、ダイ
オード２１が逆バイアスになるので、RAM８の
電圧入力端子には電源回路２からの上昇中の駆動
電圧が印加される。そして、バツテリ１８からの
記憶保持電圧ECはダイオード２１にて遮断され
る。
さらに、時間が経過して時刻t2にて電源回路２
から出力される駆動電圧が正規の5Vに達すると、
比較回路２３は正常動作を開始する。さらに、電
源回路２から抵抗２５および分圧抵抗２２に5V
の駆動電圧が印加されるので、比較回路２３の
（＋）側入力端子の端子電圧は正規の下限許容電
圧ERになる。その結果、比較回路２３はＬレベ
ルの出力信号をＩ／Ｏポート７の入力端子へ送出
する。
から出力される駆動電圧が正規の5Vに達すると、
比較回路２３は正常動作を開始する。さらに、電
源回路２から抵抗２５および分圧抵抗２２に5V
の駆動電圧が印加されるので、比較回路２３の
（＋）側入力端子の端子電圧は正規の下限許容電
圧ERになる。その結果、比較回路２３はＬレベ
ルの出力信号をＩ／Ｏポート７の入力端子へ送出
する。
駆動電圧が正規の5Vに達したのち一定の猶予
時間経過後の時刻t3にて電源回路２からＨレベル
の電圧制御信号AVCが出力される。情報処理装
置本体３はこの電圧制御信号AVCの入力時刻t3
に同期して起動する。時刻t3にて情報処理装置本
体３が起動されると、前記CPU５は第２図の流
れ図を実行するので、この場合発光ダイオード３
０は点灯することはない。
時間経過後の時刻t3にて電源回路２からＨレベル
の電圧制御信号AVCが出力される。情報処理装
置本体３はこの電圧制御信号AVCの入力時刻t3
に同期して起動する。時刻t3にて情報処理装置本
体３が起動されると、前記CPU５は第２図の流
れ図を実行するので、この場合発光ダイオード３
０は点灯することはない。
また時刻t3にてＨレベルの電圧制御信号AVC
が出力されると、積分回路のコンデンサ１５が充
電を開始し、一定時間後、すなわち一定の遅延時
間T1が経過した時刻t4にトランジスタ１６が導通
する。トランジスタ１６が導通すると、スイツチ
ングトランジスタ１２が導通する。したがつて、
5Vの駆動電圧がバツテリ１８による記憶保持電
圧ECより高いので、電圧制御信号AVC出力時刻
t3からの一定の遅延時間T1の経過後の時刻t4から
電源回路２からスイツチングトランジスタ１２を
介してバツテリ１８に充電電圧が印加される。し
たがつて、バツテリ１８は時刻t4以降充電状態に
なる。
が出力されると、積分回路のコンデンサ１５が充
電を開始し、一定時間後、すなわち一定の遅延時
間T1が経過した時刻t4にトランジスタ１６が導通
する。トランジスタ１６が導通すると、スイツチ
ングトランジスタ１２が導通する。したがつて、
5Vの駆動電圧がバツテリ１８による記憶保持電
圧ECより高いので、電圧制御信号AVC出力時刻
t3からの一定の遅延時間T1の経過後の時刻t4から
電源回路２からスイツチングトランジスタ１２を
介してバツテリ１８に充電電圧が印加される。し
たがつて、バツテリ１８は時刻t4以降充電状態に
なる。
時刻t4にてバツテリ１８が充電開始されると、
比較回路２３の（−）側入力端子にはバツテリ１
８の端子電圧EBに代わつて電源回路２から抵抗
２０を介した充電電圧が印加される。この充電電
圧は当然下限許容電圧ERより大きいので、比較
回路２３の出力信号がＨレベルとなることはな
い。
比較回路２３の（−）側入力端子にはバツテリ１
８の端子電圧EBに代わつて電源回路２から抵抗
２０を介した充電電圧が印加される。この充電電
圧は当然下限許容電圧ERより大きいので、比較
回路２３の出力信号がＨレベルとなることはな
い。
次に電源スイツチ４が遮断期間中にバツテリ１
８の抵抗２６を介した端子電圧EBが下限許容電
圧ERを下回つた場合は、第４図に示すように時
刻t2から時刻t5までの期間において比較回路２３
の（−）側入力端子の印加電圧が（＋）側入力端
子の印加電圧より小さくなるので、比較回路２３
はＨレベルの出力信号をＩ／Ｏポート７の入力端
子へ送出する。したがつて、時刻t3にて情報処理
装置本体３が起動されると、Ｉ／Ｏポート７の入
力端子がレベルであるので、発光ダイオード３０
が点灯する。
８の抵抗２６を介した端子電圧EBが下限許容電
圧ERを下回つた場合は、第４図に示すように時
刻t2から時刻t5までの期間において比較回路２３
の（−）側入力端子の印加電圧が（＋）側入力端
子の印加電圧より小さくなるので、比較回路２３
はＨレベルの出力信号をＩ／Ｏポート７の入力端
子へ送出する。したがつて、時刻t3にて情報処理
装置本体３が起動されると、Ｉ／Ｏポート７の入
力端子がレベルであるので、発光ダイオード３０
が点灯する。
このように電源スイツチ４が投入されて、駆動
電圧が正規の5Vに上昇したことを示す電圧制御
信号AVCが入力した時刻t3から遅延回路で設定
された遅延時間T1が経過するまでの期間は電源
回路２からバツテリ１８への充電動作を停止する
ことによつて、バツテリ１８の端子電圧EBが下
限許容電圧ER以下に低下しているか否かを発光
ダイオード３０の点灯状態によつて確認すること
が可能である。この下限許容電圧ERをRAM８の
記憶保持限界電圧より若干高い値に設定すること
によつて、バツテリ１８の電圧低下を事前に確認
することが可能である。このバツテリ電圧低下を
確認すると、例えば充電時間の延長とかバツテリ
１８の交換等の対策を実施することが可能である
ので、RAM８等の記憶部の記憶内容を確実に保
護することが可能であり、情報処理装置全体の信
頼性を向上させることができる。
電圧が正規の5Vに上昇したことを示す電圧制御
信号AVCが入力した時刻t3から遅延回路で設定
された遅延時間T1が経過するまでの期間は電源
回路２からバツテリ１８への充電動作を停止する
ことによつて、バツテリ１８の端子電圧EBが下
限許容電圧ER以下に低下しているか否かを発光
ダイオード３０の点灯状態によつて確認すること
が可能である。この下限許容電圧ERをRAM８の
記憶保持限界電圧より若干高い値に設定すること
によつて、バツテリ１８の電圧低下を事前に確認
することが可能である。このバツテリ電圧低下を
確認すると、例えば充電時間の延長とかバツテリ
１８の交換等の対策を実施することが可能である
ので、RAM８等の記憶部の記憶内容を確実に保
護することが可能であり、情報処理装置全体の信
頼性を向上させることができる。
また、電源スイツチ４を投入して情報処理装置
本体３が動作中に、バツテリ１８がバツテリ接続
装置１９から例えば点検補修等のために取外され
ると、短絡線２４が同時に取外されるので分圧抵
抗２２の一端が接地から離れることになる。その
結果比較回路２３の（＋）側入力端子の電位が＋
5Vに上昇するので、比較回路２３の出力信号は
Ｈレベルとなる。したがつて発光ダイオード３０
が点灯する。
本体３が動作中に、バツテリ１８がバツテリ接続
装置１９から例えば点検補修等のために取外され
ると、短絡線２４が同時に取外されるので分圧抵
抗２２の一端が接地から離れることになる。その
結果比較回路２３の（＋）側入力端子の電位が＋
5Vに上昇するので、比較回路２３の出力信号は
Ｈレベルとなる。したがつて発光ダイオード３０
が点灯する。
このように電源投入期間中において、バツテリ
１８をバツテリ接続装置１９から取外すと直ちに
発光ダイオード３０が点灯して、バツテリ１８が
取外されたことが確認できるので、間違つてバツ
テリ１８を取外したままで電源スイツチ４を遮断
することを極力防止できる。したがつて、前述と
同様に装置全体の信頼性をさらに向上させること
が可能である。
１８をバツテリ接続装置１９から取外すと直ちに
発光ダイオード３０が点灯して、バツテリ１８が
取外されたことが確認できるので、間違つてバツ
テリ１８を取外したままで電源スイツチ４を遮断
することを極力防止できる。したがつて、前述と
同様に装置全体の信頼性をさらに向上させること
が可能である。
［発明の効果］
以上説明したように本発明によれば、電源投入
時におけるバツテリ充電開始を若干遅延させるよ
うにしている。したがつて、バツテリの電圧低下
を事前に検出でき、記憶部の記憶内容の消滅を防
止でき、情報処理装置の信頼性を向上できる。
時におけるバツテリ充電開始を若干遅延させるよ
うにしている。したがつて、バツテリの電圧低下
を事前に検出でき、記憶部の記憶内容の消滅を防
止でき、情報処理装置の信頼性を向上できる。
さらに、電源投入期間中にバツテリが取外され
ると取外されたことが表示されるので、上記信頼
性をさらに向上させることが可能である。
ると取外されたことが表示されるので、上記信頼
性をさらに向上させることが可能である。
図は本発明の一実施例に係わる記憶保持用ハツ
テリの電圧低下検出回路を示すものであり、第１
図は全体を示す回路図、第２図は動作を示す流れ
図、第３図および第４図は動作を示すタイムチヤ
ートである。 ２……電源回路、３……情報処理装置本体、４
……電源スイツチ、５……CPU、７……Ｉ／Ｏ
ポート、８……RAM（記憶部）、１０，１１，２
１……ダイオード、１２……スイツチングトラン
ジスタ、１６，２９……トランジスタ、１８……
バツテリ、１９……バツテリ接続装置、２２……
分圧抵抗、２３……比較回路、２４……短絡線、
３０……発光ダイオード（電圧低下表示手段）。
テリの電圧低下検出回路を示すものであり、第１
図は全体を示す回路図、第２図は動作を示す流れ
図、第３図および第４図は動作を示すタイムチヤ
ートである。 ２……電源回路、３……情報処理装置本体、４
……電源スイツチ、５……CPU、７……Ｉ／Ｏ
ポート、８……RAM（記憶部）、１０，１１，２
１……ダイオード、１２……スイツチングトラン
ジスタ、１６，２９……トランジスタ、１８……
バツテリ、１９……バツテリ接続装置、２２……
分圧抵抗、２３……比較回路、２４……短絡線、
３０……発光ダイオード（電圧低下表示手段）。
Claims (1)
- 【特許請求の範囲】 １ 電源投入時に電源回路から供給される記憶部
を含む各構成部材を駆動する駆動電圧が規定電圧
に上昇したことを示す電圧制御信号の入力時刻に
同期して起動され、源投入期間中に前記電源回路
からデータを記憶する記憶部へ前記駆動電圧が供
給され、電源遮断期間中にバツテリにて前記記憶
部の記憶内容が保持され、さらに前記電源投入期
間中に前記電源回路から前記バツテリを充電する
ようにした情報処理装置において、前記バツテリ
に対する前記電源回路からの充電路に介挿され、
前記電圧制御信号で導通されるスイツチング回路
と、前記電圧制御信号の前記スイツチング回路へ
の入力時刻を一定時間遅延させる遅延回路と、前
記電圧制御信号出力時刻から前記スイツチング回
路導通時刻までの期間における前記バツテリの端
子電圧と予め定められた下限許容電圧とを比較す
る比較回路と、この比較回路において前記端子電
圧が前記下限許容電圧を下回つたときバツテリ電
圧低下を表示する電圧低下表示手段とを備えたこ
とを特徴とする記憶保持用バツテリの電圧低下検
出回路。 ２ 電源投入時に電源回路から供給される記憶部
を含む各構成部材を駆動する駆動電圧が規定電圧
に上昇したことを示す電圧制御信号の入力時刻に
同期して起動され、源投入期間中に前記電源回路
からデータを記憶する記憶部へ前記駆動電圧が供
給され、電源遮断期間中にバツテリにて前記記憶
部の記憶内容が保持され、さらに前記電源投入期
間中に前記電源回路から前記バツテリを充電する
ようにした情報処理装置において、前記バツテリ
に対する前記電源回路からの充電路に介挿され、
前記電圧制御信号で導通されるスイツチング回路
と、前記電圧制御信号の前記スイツチング回路へ
の入力時刻を一定時間遅延させる遅延回路と、前
記電圧制御信号出力時刻から前記スイツチング回
路導通時刻までの期間における前記バツテリの端
子電圧と予め定められた下限許容電圧とを比較す
る比較回路と、この比較回路において前記端子電
圧が前記下限許容電圧を下回つたときバツテリ電
圧低下を表示する電圧低下表示手段と、前記バツ
テリと前記比較回路との間に介挿され、前記バツ
テリが接続されることによつて導通する複数の接
点を有するバツテリ接続装置と、一端が前記バツ
テリ接続装置の接点を介して接地され、他端が前
記比較回路の下限許容電圧入力端子に接続された
下限許容電圧設定用の分圧抵抗とを備えたことを
特徴とする記憶保持用バツテリの電圧低下検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113671A JPS61271473A (ja) | 1985-05-27 | 1985-05-27 | 記憶保持用バツテリの電圧低下検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113671A JPS61271473A (ja) | 1985-05-27 | 1985-05-27 | 記憶保持用バツテリの電圧低下検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61271473A JPS61271473A (ja) | 1986-12-01 |
| JPH0481745B2 true JPH0481745B2 (ja) | 1992-12-24 |
Family
ID=14618207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113671A Granted JPS61271473A (ja) | 1985-05-27 | 1985-05-27 | 記憶保持用バツテリの電圧低下検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271473A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310178A (ja) * | 1989-06-07 | 1991-01-17 | Fujitsu Ltd | バックアップ電池電圧測定方式 |
| JPH062948U (ja) * | 1992-06-10 | 1994-01-14 | 三菱自動車工業株式会社 | 車載充電器 |
| CN121150078B (zh) * | 2025-11-20 | 2026-03-03 | 上海思源弘瑞自动化有限公司 | 一种无延时的电压暂降方法及设备 |
-
1985
- 1985-05-27 JP JP60113671A patent/JPS61271473A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61271473A (ja) | 1986-12-01 |
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