JPH0481895B2 - - Google Patents

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JPH0481895B2
JPH0481895B2 JP63178214A JP17821488A JPH0481895B2 JP H0481895 B2 JPH0481895 B2 JP H0481895B2 JP 63178214 A JP63178214 A JP 63178214A JP 17821488 A JP17821488 A JP 17821488A JP H0481895 B2 JPH0481895 B2 JP H0481895B2
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JP
Japan
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flip
clock
wiring
standard cell
flop circuits
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JP63178214A
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Tooru Sasaki
Takeji Tokumaru
Tsuneaki Kudo
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はFF（フリツプフロツプ）セル内にクロ
ツク線を取り込むと共に同一行内に複数のFFを
まとめて配置したスタンダードセルに関するもの
である。
（従来の技術） マイクロプロセツサその他のLSIに用いる所定
の機能を標準化して備えたスタンダードセルを自
動配置配線システムで配線する際に、特定の論理
素子の配置配線については特定な考慮が必要であ
る。そうでないと誤動作、その他好ましくない現
象を生ずるからである。
例えばNAND回路、NOR回路、FF回路など
の論理素子を含んだスタンダードセルを配置配線
するに際し、特にFF回路の取扱いには、いわゆ
るクロツクスキユー、レーシング現象による誤動
作発生の観点から、注意が必要である。
ここで、まず、クロツクスキユーと称する現象
を説明する。第２図Ａのシフトレジスタにおい
て、FF１のクロツク入力に与えられるクロツク
波形の立上がりと、FF２のクロツク入力に与え
られる波形の立上りとの間には、第３図に示すよ
うに位相差（スキユー）を生じてしまう。この原
因はFF１からFF２へ至る配線に配線抵抗Ｒと配
線容量Ｃが分布するためであり配線が長くなれば
なる程、クロツク信号の伝達の大きさ遅れを生じ
てしまうからである。したがつてFFセルのクロ
ツク入力の配線はできるだけ、短くしなければな
らない。
次にレーシング現象について説明する。再び第
２図Ａ参照すると、FF１の出力端子ＱとFF２の
入力端子Ｄ間の配線が短いにも拘らず両者のクロ
ツク入力側CLKのクロツクスキユーが大である
と第４図ＡのようにFF１の入力端子Ｄのデータ
の切り替りがｈ点のクロツクの切り替りよりも速
くなつてしまい（クロツクシキユー＞データ遅
延）、FF２が図示のように不正なデータを取り込
んでしまう。これによつてレーシングという誤動
作を生じてしまう。
したがつてレーシング現象を防止するためには
第２図ＡのFF１とFF２の出入力端子Ｑ−Ｄ間に
第２図Ｂに示す如き遅延素子を挿入してクロツク
側の遅延要素とバランスをとる必要がある。その
結果、第４図Ｂに示すように、クロツクスキユー
がデータ遅延より小となつて誤つたデータの取り
込みが防止できるわけである。
（発明が解決しようとする課題） 上述のように、レーシングを防止するために第
１のレジスタ（フリツプフロツプ）と第２のレジ
スタ（フリツプフロツプ）との間に一律的に遅延
素子を設ける方法が一般であるが、クロツク配線
の長さが正確に捕えられないために、過大な遅延
時間をもつ遅延素子を設けてしまう傾向にある。
また、上記レジスタ間には遅延素子の外に組合わ
せ回路などが挿入される場合があるので、そのよ
うな場合には、スキユーの時間幅と、遅延素子の
遅延時間と、組合わせ回路のアクセス時間とを加
算した時間だけ実質的な動作時間が制限されてし
まうので、結果として１クロツクで実行できる機
能が低減してしまう。
したがつてこの問題を解決するためには、クロ
ツク配線の長さをできるだけ正確に予測できるこ
とが必要であると共に、クロツクスキユーそのも
のを小さくすることが必要である。
しかしながら、従来のこの種のスタンダードセ
ルにおいては、設計段階で第５図に示すように複
数の行Ｒに複数のフリツプフロツプ（FF）が散
在して配置されていたのでクロツク配線l1，l2，
l3が長くなつてしまうと共に、クロツクスキユー
およびレーシング現象が生じ問題となつていた。
本発明の目的は、クロツクスキユーおよびレー
シング現象による誤動作を防止することができる
スタンダードセルを提供することである。
本発明の他の目的は、クロツクスキユー予測を
正確に行うことができるスタンダードセルを提供
することである。
［発明の構成］ （課題を解決するための手段） 本発明においては、従来の技術で散在していた
FFを同一の行に集めることによりクロツク配線
の長さを最小にしてクロツクスキユーをできるだ
け小さく抑えると共に、FFが一箇所に集められ
たことによつて配線状態すなわち、クロツクスキ
ユーの生じうる状態がかなり正確に把握できるの
でクロツクスキユーによる誤動作対策が容易とな
る。
（作用） 本発明はFFがきれいな形でLSIの特定行に配
置されているのでクロツク配線も短くなると共に
クロツクスキユー予測が容易となるので誤動作の
防止が容易となる。
（実施例） 第１図は本発明によるスタンダードセルの実施
例の構成を示す。
本発明を実施したスタンダードセルにおいては
LSIの基板１０において、フリツプフロツプ回路
群FFの特定の１行にまとめて配置し、これを予
め設けられたクロツク配線領域よりのクロツク引
出し線を利用して接続している。
すなわち、第１図において、１１はクロツク配
線領域、１２はフリツプフロツプ回路領域、１３
は他の論理回路領域、１４は配線領域を示す。
図示のように、本発明においては、フリツプフ
ロツプ回路FFを特定のセル行12に一まとめにし
て規則正しく配置してクロツク配線領域１１から
の最短の引出し線l1，l2，l3、……lnで接続してい
る。
したがつて、フリツプフロツプ回路領域１２と
クロツク配線領域は極く接近しているので、配線
は最短距離ですみ、クロツクスキユーを最小に抑
止することができる。
さらに、各フリツプフロツプ回路FFと引出し
線l1，l2，l3、……は規則正しく極めて正然と並
んで配置されているのでクロツクスキユーの発生
する程度もかなり正確に予測でき、適切な値の遅
延素子が挿入できる。なお、前記クロツク配線は
フリツプフロツプ回路群内に設けてもよい。
［発明の効果］ 以上、本発明のスタンダードセルの実施例につ
いて図示し、説明してきたように、本発明におい
てはフリツプフロツプ回路群FFを少なくとも１
つの行にまとめて配置し、かつ該フリツプフロツ
プ群に接近してクロツク配線領域を設けた構成に
したので、同一の行の配線に関する配線抵抗Ｒと
配線容量Ｃの分布を考えればよく、クロツクスキ
ユー予測が正確にできる。
したがつて大規模集積回路の自動配置配線が容
易となると共にクロツクスキユー、レーシング現
象の起りうる状態が正確に把握できるのでそれに
よる誤動作対策が容易になる。
【図面の簡単な説明】
第１図は本発明によるスタンダードセルの実施
例、第２図Ａはクロツクスキユーの発生を説明す
る回路図、第２図Ｂはレーシング現象を防止する
回路図、第３図はスキユーの発生を説明する波形
図、第４図Ａはレーシング現象による誤動作を説
明するタイミング図、第４図Ｂは正常な動作タイ
ミング図、第５図は従来技術によるスタンダード
セルの構成図をそれぞれ示す。 １０……基板、１１……クロツク配線領域、１
２……フリツプフロツプ、１３……他の論理回路
領域、１４……配線領域。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のフリツプフロツプ回路およびその他複
    数の論理回路とを含む複数行のスタンダードセル
    において、前記フリツプフロツプ回路のすべてを
    特定の１つのセル行に配置し、前記特定のセル行
    に対して専用クロツク配線を設け最短の引出し線
    を介して前記クロツク配線と前記各フリツプフロ
    ツプ回路を接続したことを特徴とするスタンダー
    ドセル。 ２ 前記のフリツプフロツプ回路が、上記特定の
    セル行において１群にまとめられる様に隣接して
    配置されていることを特徴とする請求項１に記載
    のスタンダードセル。 ３ 前記クロツク配線が、上記特定のセル行に対
    して平行に配設されていることを特徴とする請求
    項２に記載のスタンダードセル。 ４ 前記各フリツプフロツプと前記クロツク配線
    とを接続するための上記引出し線が、同一の長さ
    であることを特徴とする請求項３に記載のスタン
    ダードセル。 ５ フリツプフロツプ回路群およびその他の論理
    回路群とを含む複数のスタンダードセルにおい
    て、前記フリツプフロツプ回路群を特定の１つの
    セル行にまとめて集中配置すると共に、クロツク
    配線を前記フリツプフロツプ回路群が配置された
    セルの行内に備えたことを特徴とするスタンダー
    ドセル。
JP63178214A 1988-07-19 1988-07-19 スタンダードセル Granted JPH0229124A (ja)

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KR1019890010200A KR920010213B1 (ko) 1988-07-19 1989-07-19 스탠다드셀
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2622612B2 (ja) * 1989-11-14 1997-06-18 三菱電機株式会社 集積回路
JPH03257949A (ja) * 1990-03-06 1991-11-18 Advanced Micro Devices Inc 遅延回路
US5208764A (en) * 1990-10-29 1993-05-04 Sun Microsystems, Inc. Method for optimizing automatic place and route layout for full scan circuits
TW198159B (ja) * 1991-05-31 1993-01-11 Philips Gloeicampenfabrieken Nv
JP3026387B2 (ja) * 1991-08-23 2000-03-27 沖電気工業株式会社 半導体集積回路
US5396129A (en) * 1992-05-25 1995-03-07 Matsushita Electronics Corporation Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape
US5508938A (en) * 1992-08-13 1996-04-16 Fujitsu Limited Special interconnect layer employing offset trace layout for advanced multi-chip module packages
US5387825A (en) * 1992-08-20 1995-02-07 Texas Instruments Incorporated Glitch-eliminator circuit
JP3048471B2 (ja) * 1992-09-08 2000-06-05 沖電気工業株式会社 クロック供給回路及びクロックスキュー調整方法
US5444407A (en) * 1992-12-28 1995-08-22 Advanced Micro Devices, Inc. Microprocessor with distributed clock generators
EP0613074B1 (en) * 1992-12-28 1998-04-01 Advanced Micro Devices, Inc. Microprocessor circuit having two timing signals
US5444406A (en) * 1993-02-08 1995-08-22 Advanced Micro Devices, Inc. Self-adjusting variable drive strength buffer circuit and method for controlling the drive strength of a buffer circuit
DE4422784C2 (de) * 1994-06-29 1999-05-27 Texas Instruments Deutschland Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen
US5742832A (en) * 1996-02-09 1998-04-21 Advanced Micro Devices Computer system with programmable driver output's strengths responsive to control signal matching preassigned address range
US6211703B1 (en) * 1996-06-07 2001-04-03 Hitachi, Ltd. Signal transmission system
JPH11186506A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 集積回路
JP2007299800A (ja) 2006-04-27 2007-11-15 Nec Electronics Corp 半導体集積回路装置
US8018052B2 (en) * 2007-06-29 2011-09-13 Stats Chippac Ltd. Integrated circuit package system with side substrate having a top layer
JP2009152822A (ja) * 2007-12-20 2009-07-09 Spansion Llc 記憶装置
US11095272B2 (en) 2018-09-21 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Flip-flop cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3747064A (en) * 1971-06-30 1973-07-17 Ibm Fet dynamic logic circuit and layout
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
JPS5969948A (ja) * 1982-10-15 1984-04-20 Fujitsu Ltd マスタ−スライス型半導体集積回路
US4694403A (en) * 1983-08-25 1987-09-15 Nec Corporation Equalized capacitance wiring method for LSI circuits
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路
JPH0815210B2 (ja) * 1987-06-04 1996-02-14 日本電気株式会社 マスタスライス方式集積回路
JPH0828421B2 (ja) * 1987-08-27 1996-03-21 株式会社東芝 半導体集積回路装置

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Publication number Publication date
EP0351819A2 (en) 1990-01-24
EP0351819A3 (en) 1990-11-28
KR900002564A (ko) 1990-02-28
DE68924213T2 (de) 1996-04-04
EP0351819B1 (en) 1995-09-13
KR920010213B1 (ko) 1992-11-21
JPH0229124A (ja) 1990-01-31
DE68924213D1 (de) 1995-10-19
US5029279A (en) 1991-07-02

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