JPH0481954A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はパリティチェック機能の改良を図ったメモリ装
置に関する。

（従来の技術） ＭＰＵ（マイクロプロセッサ）を使用したシステムでは
、主メモリを持ち、この主メモリには、ＭＰＵに実行さ
せるプログラムやデータを記憶する。

そして、この主メモリには、一般に半導体メモリを使用
する。

そして、一般にメモリ内の記憶情報に誤りが無いか否か
をチエツクできるようにパリティビットを付加してパリ
ティチェックを行うようにする。

そのため、パリティビット用のメモリを設ける。

パリティビットは通常、１ビツト使用し、アドレス単位
で、そのアドレスの記憶データにおける全ビット内容と
パリティビットの値とを加算した値が、偶数または奇数
になるようにデータ内容に応じて、パリティビットの値
を決め、データのロードやセーブ時において、アドレス
単位でそのデータビットの値をパリティビットも含めて
加算し、その結果が偶数または奇数になるかにより、デ
ータに誤りがあるか否かをチエツクするようにする。

このようなパリティチェックを行うのが、パリティチェ
ック回路であり、プログラムやデータ等を読み出し専用
メモリ（ＲＯＭ）に記憶させるようにしたメモリ回路に
おいても、同様に、このメモリのパリティビットのデー
タを記憶するためのパリティ用メモリを、ＲＯＭにより
構成することになる。

ところがＲＯＭはバイト単位など、アドレスあたり複数
ビットで構成されるものであるから、ＲＯＭにより構成
されたパリティ用メモリは、アドレス毎に僅か１ビツト
しか使用されない点を考えると、アドレスあたりの利用
効率が悪く、極めて不経済である。

（発明が解決しようとする：ｓ題＞ パリティビットを含んで構成されるＲＯＭによるメモリ
回路においては、プログラムやデータ記憶用のＲＯＭと
、パリティビット記憶用のＲＯＭとを使用する。しかし
、ＲＯＭはバイト単位など、アドレスあたり複数ビット
で構成されるものであるから、ＲＯＭにより構成された
パリティ用メモリは、アドレス毎に僅か１ビツトしか使
用されない点を考えると、アドレスあたりの利用効率が
悪く、極めて不経済である。

このように、パリティ用ＲＯＭはアドレスあたり複数ビ
ット構成であるが、複数ビットのうち、１ビツトしか使
用していないため、ＲＯＭの使用効率が低くなるばかり
か、利用効率の低い状態のパリティ用ＲＯＭを実装しな
ければならないことから、基板の実装上の面から考えて
も効率が悪く、コスト的に高くつくことになる。

そこで、この発明の目的とするところは、パリティ用Ｒ
ＯＭを使用したメモリ装置において、パリティ用ＲＯＭ
の使用効率を高め、以て基鈑上の実装効率を向上させて
、コストダウンを図ることができるようにしたメモリ装
置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明は次のように構成する
。すなわち、第１には、アドレス当り複数ビットで構成
されたメモリをパリテイビット用メモリとして用い、プ
ログラムやデータ等を記憶するデータ用メモリと併用し
てこのデータ用メモリのアクセスの際に、当該アクセス
したメモリアドレスの格納情報内容のパリティチェック
を行うことができるようにしたメモリ装置において、前
記パリテイビット用メモリには前記アクセスされるメモ
リアドレスに応じて定めたビット位置に当該アクセスす
るメモリアドレスの格納情報内容に対するパリティ情報
を格納する構成とし、また、前記データ用メモリをアク
セスするためのアドレス情報に応じて定められるビット
位置のデータを前記パリティビット用メモリより選択出
力する選択手段とを設けると共に、この選択手段の出力
データと前記データ用メモリの読出しデータとからパリ
ティチェックを行うようにする。

また、第２には、アドレス当り複数ビットで構成された
メモリをパリテイビット用メモリとして用い、プログラ
ムやデータ等を記憶するデータ用メモリと併用してこの
データ用メモリのアクセスの際に、当該アクセスしたメ
モリアドレスの格納情報内容のパリティチェックを行う
ことができるようにしたメモリ装置において、前記デー
タ用メモリの読出しデータよりパリティビットを生成す
るパリティ生成手段と、前記データ用メモリをアクセス
するためのアドレス情報に応じて定められるビット位置
のデータを前記パリテイビット用メモリより選択出力す
る選択手段と、この選択手段の出力データと前記パリテ
ィ生成手段の生成データを比較して一致／不一致を判定
し、パリティチェック判定結果を出力する判定手段とを
有し、前記パリテイビット用メモリには前記アクセスさ
れるメモリアドレスに応じて定めたビット位置に当該ア
クセスするメモリアドレスの格納情報内容に対するパリ
ティ情報を格納することを特徴とする。

（作　用） このような構成の本装置は、第１の構成の場合、アドレ
ス当り複数ビットで構成されたメモリをパリテイビット
用メモリとして用いており、プログラムやデータ等を記
憶するデータ用メモリと併用してこのデータ用メモリの
アクセスの際に、当該アクセスしたメモリアドレスの格
納情報内容のパリティチェックを行うが、前記パリテイ
ビット用メモリには前記アクセスされるメモリアドレス
に応じて定めたビット位置に当該アクセスするメモリア
ドレスの格納情報内容に対するパリティ情報を格納して
あり、また、前記選択手段は前記データ用メモリをアク
セスするためのアドレス情報に応じて定められるビット
位置のデータを前記パリテイビット用メモリより選択出
力する。そして、この選択手段の出力データと前記デー
タ用メモリの読出しデータとからパリティチェックを行
うようにする。

従って、パリティ用メモリがアドレスにつき複数のビッ
トで構成されるものを用いる場合に、パリティ用メモリ
のアドレス空間以上のデータ用メモリに対してのパリテ
ィビットをパリティ用メモリのビットアサインによりア
ドレスを割り当ててパリティ用メモリの数量を削減する
、すなわち、１アドレスを複数ビットで構成するメモリ
をパリティ用メモリとして用いた場合に、そのメモリの
データビット毎に異なるアドレスを割り当て、選択手段
でアクセスアドレスに対応したビット位置のデータを選
択抽出し、該当アドレスのパリティビットを得て、パリ
ティチェックする方式とすることができ、一つのアドレ
スの異なる各ビットを、異なるデータ用メモリのパリテ
ィビットの格納に利用することで、パリテイビット用メ
モリの利用効率を向上させることができると共に、パリ
テイビット用メモリの利用効率を高めたことで、パリテ
イビット用メモリはデータ用メモリの占めるアドレス空
間より遥かに少ない容量のメモリで済み、従って、パリ
テイビット用メモリは基板実装上も、占有スペースを少
なくすることができるから、コストダウンを図ることが
できる。

また、第２の構成においては、アドレス当り複数ビット
で構成されたメモリをパリテイビット用メモリとして用
いており、このパリテイビット用メモリの記憶情報は、
プログラムやデータ等を記憶するデータ用メモリと併用
してこのデータ用メモリのアクセスの際に、当該アクセ
スしたメモリアドレスの格納情報内容のパリティチェッ
クを行うために使用するが、本システムではメモリアク
セスを行うと、パリティ生成手段により、前記データ用
メモリの読出しデータよりパリティビットを生成する。

また、同時に、前記選択手段は前記データ用メモリをア
クセスするためのアドレス情報に応じて定められるビッ
ト位置のデータを前記バリティビット用メモリより選択
出力し、この選択手段の出力データと前記パリティ生成
手段の生成データは判定手段に入力されてここで両者は
比較され、一致／不一致が判定される。そして、判定手
段はその結果に応じたパリティチェック判定結果を出力
する。

前記選択手段は前記データ用メモリをアクセスするため
のアドレス情報に応じて定められるビット位置のデータ
を前記パリティビット用メモリより選択して出力する機
能を有するから、前記パリテイビット用メモリには、前
記アクセスされるメモリアドレスに応じて定めたビット
位置に当該アクセスするメモリアドレスの格納情報内容
に対するパリティ情報を格納すると、異なるメモリアド
レスに対して、そのアドレスでの選択ビット位置を異な
らせることができるので、データ用メモリのアドレス空
間より小さいアドレス空間のメモリで、パリテイビット
用メモリを賄うことができる。

例えば、８ビツト構成のメモリであれば、８倍のアドレ
ス空間を持つデータ用メモリのパリティデータを扱うこ
とができ、４ビツト構成のメモリであれば、４倍のアド
レス空間を持つデータ用メモリのパリティデータを扱う
ことができる。従って、データ用メモリより大幅に少な
いアドレス空間を持つパリテイビット用メモリがあれば
良く、基板上の実装空間を少なくできると共に１、パリ
テイビット用メモリはメモリの利用効率を高くできて無
駄が無くなり、特に大容量化したメモリ装置において、
大幅なコストダウンを図ることができる。

（実施例） 以下、本発明の一実施例について、図面を参照して説明
する。

第１図は本発明の一実施例である。図において、１２．
１３はｔｉＡｌ及び第２のデータ用ＲＯＭであり、前者
はアドレス０〜（ｓ−１）までのアドレス空間を持ち、
プログラムやデータが記憶され、後者はアドレス層〜（
ｎ−１）までのアドレス空間を持ち、プログラムやデー
タが記憶される。ここで、話を分かり易くするため、０
〜（ｓ−１）のアドレス空間の大きさと、−〜（ｎ−１
）のアドレス空間の大きさとは、その大きさの絶対値が
等しいものであるとする。例えば、双方とも１８進数で
ＦＦＦＦの如きである。

２１はパリティビット用ＲＯＭ　（ＰＢ−ＲＯＭ）であ
り、話を分かり易くするため、これもアドレス空間が前
記第１及び第２のデータ用ＲＯＭ１２．　ｌＢと少なく
とも同一の大きさを確保できるだけのものを使用する。

従って、前記第１及び第２のデータ用ＲＯＭ１２．　１
３のアドレス空間がＦＰＦＰであるとすれば、パリティ
ビット用ＲＯＭ２１も同様に、ＦＦＦＦのアドレス空間
を確保できるものを使用する。

１２６　、２１７はそれぞれ前記第１及び第２のデータ
用ＲＯＭ１２，１３に対応するパリティビットで、１個
のパリティビット用ＲＯＭ２１の中に記憶するものであ
る。ここでは図に示したように、データ用ＲＯＭ１２の
パリティビットを、パリティビット用ＲＯＭ２１の第７
ビツト目に、そして、データ用ＲＯＭ１３のパリティビ
ットを、データ用ＲＯＭ１２のパリティビットを、パリ
ティビット用ＲＯＭ２１の第６ビツト目に置くようにし
て、一つのアドレスの構成ビットのうち異なるビットを
使用してパリティビットを置くようにし、未使用ビット
をできるだけ無くすようにして有効利用を図るようにし
ている。

そして、そのパリティビットを利用するにはデータ用Ｒ
ＯＭ１２がセレクトされるアドレス領域のときは、パリ
ティビット用ＲＯＭ２１の第７ビツト目のパリティビッ
ト１２６を選択して使用し、データ用ＲＯＭ１３がセレ
クトされるアドレス領域のときは、パリティビット用Ｒ
ＯＭ２１の第６ビツト目のパリティビット１２７を選択
して使用する。

従来はアドレス空間が異なるデータ用ＲＯＭ１２、１３
のパリティビットを、第１図に示したパリティビット１
２６　、２１７のように、１個のパリティビット用ＲＯ
Ｍ２１の中に記憶することはできなかったが、本発明で
は一つのアドレスの異なる各ビットを、異なるデータ用
ＲＯＭのパリティビットの格納に利用することで、パリ
ティビット用ＲＯＭ２１の利用効率を向上させる。

以上が、本発明の原理であるが、実際にハードウェアと
して使用するに当たり、その回路の具体例を次に説明す
る。

ここでは、第１及び第２のデータ用ＲＯＭ　１２゜１３
及びパリティビット用ＲＯＭ２１を８とブト／アドレス
で同容量のものを例として説明する。

第２図は本発明を実現する一実施例であり、図中３１は
パリティ生成部であり、データ用ＲＯＭ１２、１３から
読み出されたデータよりパリティビットを生成するもの
である。３２はパリティビット用セレクタであり、アド
レスバス４１により供給されるアドレス情報のうち、上
位アドレス情報により、セレクタ３２は参照すべきビッ
トを選択し、パリテイビット用ＲＯＭ２１の出力データ
のうち、その選択したビットの情報を抽出して出力する
。

３３はコンパレータで、パリティ生成部３１の出力する
生成パリティデータ４５とセレクタ３２の出力する選択
抽出されたパリティビットのデータ４４とを比較して一
致すれば誤り無しの、そして、不一致ならば誤りのパリ
ティチェック果４Ｂを出力するものである。

前記アドレスバス４１は、アドレス情報を入力するもの
で、アドレス情報は図示しないＣＰＵにより供給される
。４２はデータバス、４３はパリテイビット用ＲＯＭ２
１から読み出されたパリティビット群のデータ、４４は
セレクタ３２により選択抽出されたパリティビットのデ
ータ、４５はパリティ生成部３１により生成された生成
パリティビットのデータ、４６はコンパレータ３３によ
るパリティチェック結果のデータを示す。

このような構成において、データ用ＲＯＭ　１２゜１３
に対応するパリティビットを第１図に示したように、パ
リテイビット用ＲＯＭ２１に書き込み、実装する。

アドレスバス４１により供給されるアドレス情報は、デ
ータ用ＲＯＭ１２．１８並びにパリテイビット用ＲＯＭ
２１とセレクタ３２とに入力され、これらは当該アドレ
ス情報に対応したアドレスに割り付けであるものが選択
されて、その割付られたアドレス内のデータが読み出さ
れる。

ここで、アドレスバス４１により供給されるアドレス情
報のうち、上位アドレス情報により、セレクタ３２は参
照すべきビットを選択し、パリテイビット用ＲＯＭ２１
の出力データのうち、その選択したビットの情報を抽出
して出力する。

例えば、上位アドレス情報がデータ用ＲＯＭ１２の割付
アドレスに対応するものであれば、当該データ用ＲＯＭ
１２のパリテイビットが記憶されている第７ビツト目の
データをセレクトしてコンパレータ３３へ出力し、また
、上位アドレス情報がデータ用ＲＯＭ１３の割付アドレ
スに対応するものであれば、当該データ用ＲＯＭ１３の
パリテイビットが記憶されている第６ビツト目のデータ
をセレクトしてコンパレータ３３へ出力すると云った具
合である。

そのため、パリテイビット用ＲＯＭ２１の出力はデータ
用ＲＯＭ１２．１３の共通アドレスである下位アドレス
対応のものとなっていても、このセレクタ３２により、
今、実際に指定されているアドレス対応のパリテイビッ
トが選択されてコンパレータ３３に入力されることにな
る。

一方、アドレスバス４１の供給するアドレス情報で指定
されるデータ用ＲＯＭ１２または工３がデータバス４２
上に出力するデータを元に、パリティ生成部３１はパリ
ティビットを生成し、これを生成パリティデータ４５と
してコンパレータ３３に送る。コンパレータ３３はこの
生成パリティデータ４５と２１がらのパリティビットデ
ータ４４とを比較し、一致すれば誤り無しの、そして、
不一致ならば誤りのバリティチェク結果４６を出力する
。

これにより、ＲＯＭパリティのチエツクを行える。

このように本装置は、アドレス当り複数ビットで構成さ
れたメモリをパリティビット用メモリとして用い、プロ
グラムやデータ等を記憶するデータ用メモリと併用して
このデータ用メモリのアクセスの際に、当該アクセスし
たメモリアドレスの格納情報内容のパリティチェックを
行うことができるようにしたメモリ装置において、前記
データ用メモリの読出しデータよりパリティチェックを
生成するパリティ生成手段と、前記データ用メモリをア
クセスするためのアドレス情報に応じて定められるビッ
ト位置のデータを前記パリテイビット用メモリより選択
出力する選択手段と、この選択手段の出力データと前記
パリティ生成手段の生成データを比較して一致／不一致
を判定し、パリティチェック判定結果を出力する判定手
段とを有し、前記パリティビット用メモリには前記アク
セスされるメモリアドレスに応じて定めたビット位置に
当該アクセスするメモリアドレスの格納情報内容に対す
るパリティ情報を格納するようにしたものである。

そして、このような構成の本装置は、アドレス当り複数
ビットで構成されたメモリをパリテイビット用メモリと
して用いており、このパリテイビット用メモリの記憶情
報は、プログラムやデータ等を記憶するデータ用メモリ
と併用してこのデータ用メモリのアクセスの際に、当該
アクセスしたメモリアドレスの格納情報内容のパリティ
チェックを行うために使用するが、本システムではメモ
リアクセスを行うと、パリティ生成手段により、前記デ
ータ用メモリの読出しデータよりパリティビットを生成
すると共に、また、前記選択手段は前記データ用メモリ
をアクセスするためのアドレス情報に応じて定められる
ビット位置のデータを前記パリテイビット用メモリより
選択出力し、この選択手段の出力データと前記パリティ
生成手段の生成データは判定手段に入力されて両者が比
較され、一致／不一致が判定されることにより、パリテ
ィチェックを行うようにしたものである。

このように、前記選択手段は前記データ用メモリをアク
セスするためのアドレス情報に応じて定められるビット
位置のデータを前記パリテイビット用メモリより選択し
て出力する機能を有するから、前記パリテイビット用メ
モリには、前記アクセスされるメモリアドレスに応じて
定めたビット位置に当該アクセスするメモリアドレスの
格納情報内容に対するパリティ情報を格納すると、異な
るメモリアドレスに対して、そのアドレスでの選択ビッ
ト位置を異ならせることができるので、データ用メモリ
のアドレス空間より小さいアドレス空間のメモリで、パ
リテイビット用メモリを賄うことができる。例えば、８
ビツト構成のメモリであれば、８倍のアドレス空間を持
つデータ用メモリのパリティデータを扱うことができ、
４ビツト構成のメモリであれば、４倍のアドレス空間を
持つデータ用メモリのパリティデータを扱うことができ
る。

従って、本方式によれば、データ用メモリより大幅に少
ないアドレス空間を持つパリテイビット用メモリがあれ
ば良く、基板上の実装空間を少なくできると共に、パリ
テイビット用メモリはメモリの利用効率を高くできて無
駄が無くなり、特に大容量化したメモリ装置において、
大幅なコストダウンを図ることができる。

尚、本発明は上記し、且つ、図面に示す実施例に限定す
ることなく、その要旨を変更しない範囲内で適宜変形し
て実施し得るものであり、例えば、上記実施例ではデー
タ用メモリの読出しデータよりパリティを生成するパリ
ティ生成手段を設けたが、パリティ生成手段を設けずと
も、データ用メモリの読出しデータと選択手段（セレク
タ）からの抽出出力とを加算してパリティを得、これを
もとにパリティチェックする方式とすることもできる。

また、ＲＯＭを例に説明したが、ＳＲＡＭ（スタティッ
クＲＡＭ）やＤＲＡＭ等であっても、複数ビット構成の
メモリ素子しか使用できない場合には本発明の考え方は
そのまま適用できる。

［発明の効果］ 以上詳述したように本発明によれば、複数ビット構成の
パリテイビット用メモリを用いる場合に、一つのアドレ
スの異なる各ビットを、それぞれ異なるデータ用メモリ
素子のパリティビットの格納に利用するＱとで、パリテ
ィビット用メモリ素子の利用効率を向上させることがで
きると共に、パリティビット用メモリ素子の利用効率を
高めたことでデータ用メモリ素子の占めるアドレス空間
より遥かに少ない容量のメモリ素子で済み、従って、パ
リティビット用メモリ素子は基板実装上も、占有スペー
スを少なくすることができるから、コストダウンを図る
ことができる等、優れた特徴を有するメモリ装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための図、第２図は本
発明の一実施例を示すブロック構成図である。 １２．１３・・・データ用ＲＯＭ。 ２１・・・パリテイビット用ＲＯＭ。 ３１・・・パリティ生成部、３２・・・セレクタ、３３
・・・コンパレータ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）アドレス当り複数ビットで構成されたメモリをパ
   リテイビット用メモリとして用い、プログラムやデータ
   等を記憶するデータ用メモリと併用してこのデータ用メ
   モリのアクセスの際に、当該アクセスしたメモリアドレ
   スの格納情報内容のパリテイチェックを行うことができ
   るようにしたメモリ装置において、 前記パリテイビット用メモリには前記アクセスされるメ
   モリアドレスに応じて定めたビット位置に当該アクセス
   するメモリアドレスの格納情報内容に対するパリテイ情
   報を格納する構成とし、また、 前記データ用メモリをアクセスするためのアドレス情報
   に応じて定められるビット位置のデータを前記パリテイ
   ビット用メモリより選択出力する選択手段とを設けると
   共に、この選択手段の出力データと前記データ用メモリ
   の読出しデータとからパリテイチェックを行うようにす
   ることを特徴とするメモリ装置。
2. （２）アドレス当り複数ビットで構成されたメモリをパ
   リテイビット用メモリとして用い、プログラムやデータ
   等を記憶するデータ用メモリと併用してこのデータ用メ
   モリのアクセスの際に、当該アクセスしたメモリアドレ
   スの格納情報内容のパリテイチェックを行うことができ
   るようにしたメモリ装置において、 前記データ用メモリの読出しデータよりパリテイビット
   を生成するパリテイ生成手段と、 前記データ用メモリをアクセスするためのアドレス情報
   に応じて定められるビット位置のデータを前記パリテイ
   ビット用メモリより選択出力する選択手段と、 この選択手段の出力データと前記パリテイ生成手段の生
   成データを比較して一致／不一致を判定し、パリテイチ
   ェック判定結果を出力する判定手段とを有し、 前記パリテイビット用メモリには前記アクセスされるメ
   モリアドレスに応じて定めたビット位置に当該アクセス
   するメモリアドレスの格納情報内容に対するパリテイ情
   報を格納することを特徴とするメモリ装置。