JPH0482844U - - Google Patents

Description

【図面の簡単な説明】

第１図はこの考案の一実施例である半導体装置
の単一チツプパターンを示す平面図、第２図は第
１図の単一チツプパターンを複数個繰返し形成し
た場合の平面図、第３図は第１図の実施例の優位
性を説明するための他の実施例を示す平面図、第
４図は従来のＧａＡｓ ＦＥＴの斜視図、第５図
は第４図の平面図である。 図において、１はソース電極、２はゲート電極
、３はドレイン電極、６はビア・ホール、８は突
起部を示す。なお、図中、同一符号は同一、また
は相当部分を示す。

補正 平３．６．１４ 図面の簡単な説明を次のように補正する。 明細書第７頁第７行〜第８行の「６はビア・ホ
ール、８は突起部を示す。」を「６ビア・ホール
、７はクラツク、８は突起部を示す。」と訂正す
る。

Claims (1)

【実用新案登録請求の範囲】
1. ビア・ホール構造を有する半導体装置において
   、前記ビア・ホール部と対向するチツプ端面部が
   他の部分より突出して突起部を形成され、前記半
   導体チツプを複数個繰返し作成するマスクパター
   ンが隣接する対の前記チツプパターンの突起部を
   互い違いに作成したことを特徴とする半導体装置
   。