JPH0483435A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH0483435A JPH0483435A JP2197559A JP19755990A JPH0483435A JP H0483435 A JPH0483435 A JP H0483435A JP 2197559 A JP2197559 A JP 2197559A JP 19755990 A JP19755990 A JP 19755990A JP H0483435 A JPH0483435 A JP H0483435A
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- 238000001514 detection method Methods 0.000 claims abstract description 47
- 230000002401 inhibitory effect Effects 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 7
- 230000005764 inhibitory process Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＣＭ通信のディジタル通信装置におけるフ
レーム同期回路に利用する。特に、高いクロック周波数
で使用されクロック周期に対して回路の遅延時間が大き
くなり通常使用される従来のフレーム同期回路の使用ｐ
（不可能になる場合に有効なフレーム同期回路に関する
ものである。
レーム同期回路に利用する。特に、高いクロック周波数
で使用されクロック周期に対して回路の遅延時間が大き
くなり通常使用される従来のフレーム同期回路の使用ｐ
（不可能になる場合に有効なフレーム同期回路に関する
ものである。
本発明はフレーム同期回路において、
受信符号列を１：ｎに直並列変換を行った後でフレーム
同期パタン検出を実行することにより、クロック周波数
が高速でフレーム同期パタンか長い場合でもフレームパ
タン検出回路を簡単に実現できるようにしたものである
。
同期パタン検出を実行することにより、クロック周波数
が高速でフレーム同期パタンか長い場合でもフレームパ
タン検出回路を簡単に実現できるようにしたものである
。
第５図は従来例のフレーム同期回路のブロック構成図で
ある。第６図は従来例のフレーム同期回路の各部分の信
号波形のタイムチャートである。
ある。第６図は従来例のフレーム同期回路の各部分の信
号波形のタイムチャートである。
ディジタル通信装置、特に、ＰＣＭ通信装置では、伝送
されるディジタル信号はワードまたはフレーム単位に多
重化され、この多重化順序を受信側で正しく認識するた
めにフレーム同期のための手段が必要である。送信側は
、通常伝送するディジタル信号の中にフレーム同期のた
めにフレーム内の他の位置では生じない所定のフレーム
同期パタンを挿入し、受信側は、この所定のフレーム同
期パタンを捜索し、受信装置のタイミング回路を同期さ
せていた。
されるディジタル信号はワードまたはフレーム単位に多
重化され、この多重化順序を受信側で正しく認識するた
めにフレーム同期のための手段が必要である。送信側は
、通常伝送するディジタル信号の中にフレーム同期のた
めにフレーム内の他の位置では生じない所定のフレーム
同期パタンを挿入し、受信側は、この所定のフレーム同
期パタンを捜索し、受信装置のタイミング回路を同期さ
せていた。
従来、フレーム同期回路は、たとえば第５図および第６
図に示すような特公昭５０−１２８５６号のフレーム復
帰回路等があった。
図に示すような特公昭５０−１２８５６号のフレーム復
帰回路等があった。
第５図において、受信符号列はデータ入力端子１に加え
られ、フレームパタン検出回路４に入力される。フレー
ムパタン検出回路４は、たとえばシフトレジスタとアン
ドゲートによって所定のフレーム同期パタンを受信した
ときパルスを出力端子に発生する。一方、受信クロック
パルスはクロック入力端子２に加えられ、通常は導通し
ているクロック禁止ゲート１０を通してタイミングパル
ス発生回路１１に入力される。タイミングパルス発生回
路１１は、入力クロックパルスに応じて種々のタイミン
グパルスをタイミングパルス出力端子１７に出力する。
られ、フレームパタン検出回路４に入力される。フレー
ムパタン検出回路４は、たとえばシフトレジスタとアン
ドゲートによって所定のフレーム同期パタンを受信した
ときパルスを出力端子に発生する。一方、受信クロック
パルスはクロック入力端子２に加えられ、通常は導通し
ているクロック禁止ゲート１０を通してタイミングパル
ス発生回路１１に入力される。タイミングパルス発生回
路１１は、入力クロックパルスに応じて種々のタイミン
グパルスをタイミングパルス出力端子１７に出力する。
また、フレームパルス発生回路７もタイミングパルス発
生回路１１の出力を受はフレームパルスを発生する。一
般にはこのような方法で発生されたフレームパルス時間
位置は受信回路の初期条件によって定まるものであり、
必ずしも受信符号列のフレーム同期パタンの時間位置と
は一致しないので、フレーム同期が必要となる。
生回路１１の出力を受はフレームパルスを発生する。一
般にはこのような方法で発生されたフレームパルス時間
位置は受信回路の初期条件によって定まるものであり、
必ずしも受信符号列のフレーム同期パタンの時間位置と
は一致しないので、フレーム同期が必要となる。
以下に第６図を用いてその動作を説明する。第６図では
時刻Ｔ５に正しい同期位置があり、受信側でのフレーム
７ ＸｌｌルスＣは時刻Ｔ３で発生した場合について示
しである。時刻Ｔ３で発生したフレームパルスＣはフレ
ームパタン検出回路４の出力が「０」であるので開いて
いるアンドゲート２２を通ってフリップフロップ９をセ
ットする。このときの経路の遅延時間をＤｌおよびフリ
ップフロップ９の遅延時間（セット時間）をＤ２とする
と、フレームパルスＣに対して遅延時間（Ｄ１＋Ｄ２）
でフリップフロップ９がセットされる。また時刻Ｔ５で
フレーム同期パタンか検出されると、検出パルス６はフ
リップフロップ９をリセットする。
時刻Ｔ５に正しい同期位置があり、受信側でのフレーム
７ ＸｌｌルスＣは時刻Ｔ３で発生した場合について示
しである。時刻Ｔ３で発生したフレームパルスＣはフレ
ームパタン検出回路４の出力が「０」であるので開いて
いるアンドゲート２２を通ってフリップフロップ９をセ
ットする。このときの経路の遅延時間をＤｌおよびフリ
ップフロップ９の遅延時間（セット時間）をＤ２とする
と、フレームパルスＣに対して遅延時間（Ｄ１＋Ｄ２）
でフリップフロップ９がセットされる。また時刻Ｔ５で
フレーム同期パタンか検出されると、検出パルス６はフ
リップフロップ９をリセットする。
このときフリップフロップ９がリセットされるまでの遅
延時間Ｄ３は遅延回路２１の遅延時間とフリップフロッ
プ９の応答速度で決まる。
延時間Ｄ３は遅延回路２１の遅延時間とフリップフロッ
プ９の応答速度で決まる。
このときに、遅延時間（Ｄ１＋Ｄ２）と遅延時間Ｄ３と
が等しくなるように遅延回路２１を選べばフリップ７０
ツブ９の出力パルスｅはクロックパルス周期の整数倍で
フレームパルス発生回路７の出カスるフレームパルスＣ
とフレームパタン検出回路４の検出パルスｂとの時間差
に対応するクロック数のパルス幅となる。
が等しくなるように遅延回路２１を選べばフリップ７０
ツブ９の出力パルスｅはクロックパルス周期の整数倍で
フレームパルス発生回路７の出カスるフレームパルスＣ
とフレームパタン検出回路４の検出パルスｂとの時間差
に対応するクロック数のパルス幅となる。
したがって、クロック禁止ゲート１０を通過してタイミ
ングパルス発生回路１１へ加えられるクロックパルスｇ
はちょうど上記時間差に対応するクロック数だけ禁止さ
れることになり正確な同期状態となる。
ングパルス発生回路１１へ加えられるクロックパルスｇ
はちょうど上記時間差に対応するクロック数だけ禁止さ
れることになり正確な同期状態となる。
しかし、このような従来例のフレーム同期回路では、ク
ロックパルスの禁止タイミングについてハ次のフレーム
パルス検出時点までであれば任意の時刻でよく、回路の
遅延時間がクロック周期に比較して大きい場合でも比較
的容易に回路の実現が可能であったが、フレームパタン
検出回路は高速クロックパルスでの動作が要求されてお
り、フレーム同期パタンか長く、フレームパタン検出回
路の回路規模が大きくなった場合にはフレームパタン検
出回路の実現が困難となる欠点があった。
ロックパルスの禁止タイミングについてハ次のフレーム
パルス検出時点までであれば任意の時刻でよく、回路の
遅延時間がクロック周期に比較して大きい場合でも比較
的容易に回路の実現が可能であったが、フレームパタン
検出回路は高速クロックパルスでの動作が要求されてお
り、フレーム同期パタンか長く、フレームパタン検出回
路の回路規模が大きくなった場合にはフレームパタン検
出回路の実現が困難となる欠点があった。
本発明は上記の欠点を解決するもので、クロック周波数
が高速でフレーム同期パタンか長い場合でもフレームパ
タン検出回路を簡単に実現できるフレーム同期回路を提
供することを目的とする。
が高速でフレーム同期パタンか長い場合でもフレームパ
タン検出回路を簡単に実現できるフレーム同期回路を提
供することを目的とする。
本発明は、入力符号列のフレーム同期パタンを検出する
検出手段と、立上がり時に入力クロックパルスを通過す
る禁止手段と、この禁止手段の出力パルスに基づきフレ
ームパルスを発生する発生手段と、上記検出されたフレ
ーム同期パタンと上記発生手段の出力パルスとを比較す
る比較手段とを備え、−上記禁止手段は上記比較手段の
不一致結果により上証人カクロックパルスの通過を禁止
しその一致結果により解除する手段を含むフレーム同期
回路において、受信符号列を２以上の整数ｎ列の符号列
に変換し受信クロックパルスをｎ分周して上記入力クロ
ックパルスとして与える直並列変換回路を備え、上記検
出手段は上記ｎ列の符号列のフレーム同期パタンをそれ
ぞれ検出する手段を含み、上記比較手段は上記各フレー
ム同期パタンと上記発生手段の出力パルスとを比較しそ
の比較結果を上記禁止手段に与える手段を含み、上記比
較手段の比較結果に基づき上記ｎ列の符号列の順番を入
替える入替手段を備えたことを特徴とする。
検出手段と、立上がり時に入力クロックパルスを通過す
る禁止手段と、この禁止手段の出力パルスに基づきフレ
ームパルスを発生する発生手段と、上記検出されたフレ
ーム同期パタンと上記発生手段の出力パルスとを比較す
る比較手段とを備え、−上記禁止手段は上記比較手段の
不一致結果により上証人カクロックパルスの通過を禁止
しその一致結果により解除する手段を含むフレーム同期
回路において、受信符号列を２以上の整数ｎ列の符号列
に変換し受信クロックパルスをｎ分周して上記入力クロ
ックパルスとして与える直並列変換回路を備え、上記検
出手段は上記ｎ列の符号列のフレーム同期パタンをそれ
ぞれ検出する手段を含み、上記比較手段は上記各フレー
ム同期パタンと上記発生手段の出力パルスとを比較しそ
の比較結果を上記禁止手段に与える手段を含み、上記比
較手段の比較結果に基づき上記ｎ列の符号列の順番を入
替える入替手段を備えたことを特徴とする。
また、本発明は、上記禁止手段は、上記比較手段の不一
致結果を入力Ｓに入力し上記比較手段の一致結果を入力
Ｒに入力するセットリセット形のフリップフロップと、
このフリップフロップの出力Ｑの出力パルスを遅延する
遅延回路と、上記入力クロックパルスとこの遅延回路の
反転出力パルスとを入力しその論理積を出力するクロッ
ク禁止ゲートとを含むことができる。
致結果を入力Ｓに入力し上記比較手段の一致結果を入力
Ｒに入力するセットリセット形のフリップフロップと、
このフリップフロップの出力Ｑの出力パルスを遅延する
遅延回路と、上記入力クロックパルスとこの遅延回路の
反転出力パルスとを入力しその論理積を出力するクロッ
ク禁止ゲートとを含むことができる。
さらに、上記比較手段は、上記分周されたクロックパル
スをクロック入力に入力し他方の一致出力をセット入力
に入力し上記ｎ列の内の互いに異なる一つのフレーム同
期パタンと上記発生手段の出力パルスとを比較し一致出
力を上記入替手段に与えるｎ個のパタン一致検出回路と
、このｎ個のパタン一致検出回路の不一致出力の論理積
をとり上記不一致結果として上記フリップフロップおよ
びこの各パタン一致検出回路のリセット入力に与えるア
ンドゲートと、上記各パタン一致検出回路の一致出力の
論理和をとり上記一致結果として上記フリップフロップ
に与えるオアゲートとを含むことができる。
スをクロック入力に入力し他方の一致出力をセット入力
に入力し上記ｎ列の内の互いに異なる一つのフレーム同
期パタンと上記発生手段の出力パルスとを比較し一致出
力を上記入替手段に与えるｎ個のパタン一致検出回路と
、このｎ個のパタン一致検出回路の不一致出力の論理積
をとり上記不一致結果として上記フリップフロップおよ
びこの各パタン一致検出回路のリセット入力に与えるア
ンドゲートと、上記各パタン一致検出回路の一致出力の
論理和をとり上記一致結果として上記フリップフロップ
に与えるオアゲートとを含むことができる。
直並列変換回路は受信符号列を２以上の整数ｎ列の符号
列に変換し受信クロックパルスをｎ分周して入力クロッ
クパルスとして禁止手段に与える。
列に変換し受信クロックパルスをｎ分周して入力クロッ
クパルスとして禁止手段に与える。
検出手段はｎ列の符号列のフレーム同期パタンをそれぞ
れ検出する。比較手段は各フレーム同期パタンと発生手
段の出力パルスとを比較しその比較結果を禁止手段に与
える。入替手段は比較手段の比較結果に基づきｎ列の符
号列の順番を入替える。
れ検出する。比較手段は各フレーム同期パタンと発生手
段の出力パルスとを比較しその比較結果を禁止手段に与
える。入替手段は比較手段の比較結果に基づきｎ列の符
号列の順番を入替える。
また、フリップフロップは比較手段の不一致結果を入力
Ｓに入力し比較手段の一致結果を入力Ｒに入力し、遅延
回路はこのフリップフロップの出力Ｑの出力パルスを遅
延し、クロック禁止ゲートは入力クロックパルスと遅延
回路の反転出力パルスとを入力しその論理積を出力する
ことにより入力クロックパルスを発生手段に与えること
を比較手段の不一致結果で禁止しその一致結果で解除す
る。
Ｓに入力し比較手段の一致結果を入力Ｒに入力し、遅延
回路はこのフリップフロップの出力Ｑの出力パルスを遅
延し、クロック禁止ゲートは入力クロックパルスと遅延
回路の反転出力パルスとを入力しその論理積を出力する
ことにより入力クロックパルスを発生手段に与えること
を比較手段の不一致結果で禁止しその一致結果で解除す
る。
さらに、ｎ個のパタン一致回路はそれぞれ上記分周され
たクロックパルスをクロック入力に入力し他方の一致出
力をセット入力に入力しｎ列の内の互いに異なる一つの
フレーム同期パタンと発生手段の出力パルスとを比較し
一致出力を入替手段に与え、アンドゲートはこのｎ個の
パタン−数棟出回路の不一致出力の論理積をとり上記不
一致結果としてフリップフロップおよびこの各パタン−
数構出回路のリセット入力に与え、オアゲートは各パタ
ン−数構出回路の一致出力の論理和をとり上記一致結果
としてフリップフロップに与える。
たクロックパルスをクロック入力に入力し他方の一致出
力をセット入力に入力しｎ列の内の互いに異なる一つの
フレーム同期パタンと発生手段の出力パルスとを比較し
一致出力を入替手段に与え、アンドゲートはこのｎ個の
パタン−数棟出回路の不一致出力の論理積をとり上記不
一致結果としてフリップフロップおよびこの各パタン−
数構出回路のリセット入力に与え、オアゲートは各パタ
ン−数構出回路の一致出力の論理和をとり上記一致結果
としてフリップフロップに与える。
以上によりクロック周波数が高速でフレーム同期パタン
が長い場合でもフレームパタン検出回路を簡単に実現で
きる。
が長い場合でもフレームパタン検出回路を簡単に実現で
きる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例フレーム同期回路のブロック構成図
である。第１図において、フレーム同期回路は、入力符
号列のフレーム同期パタンを検出する検出手段としてフ
レームパタン検出回路４と、立上がり時に入力クロック
パルスを通過する禁止手段と、この禁止手段の出力パル
スに基づきフレームパルスを発生する発生手段としてタ
イミングパルス発生回路１１およびフレームパルス発生
回路７と、上記検出されたフレーム同期パタンとフレー
ムパルス発生回路７の出力パルスとを比較する比較手段
とを備え、上記禁止手段は上記比較手段の不一致結果に
より上記入力クロックパルスの通過を禁止しその一致結
果により解除する手段を含む。
図は本発明一実施例フレーム同期回路のブロック構成図
である。第１図において、フレーム同期回路は、入力符
号列のフレーム同期パタンを検出する検出手段としてフ
レームパタン検出回路４と、立上がり時に入力クロック
パルスを通過する禁止手段と、この禁止手段の出力パル
スに基づきフレームパルスを発生する発生手段としてタ
イミングパルス発生回路１１およびフレームパルス発生
回路７と、上記検出されたフレーム同期パタンとフレー
ムパルス発生回路７の出力パルスとを比較する比較手段
とを備え、上記禁止手段は上記比較手段の不一致結果に
より上記入力クロックパルスの通過を禁止しその一致結
果により解除する手段を含む。
ここで本発明の特徴とするところは、受信符号列を２列
の符号列に変換し受信クロックパルスを２分周して上記
入力クロックパルスとして与える直並列変換回路３を備
え、フレームパタン検出回路４は上言己２列の符号列の
フレーム同期パタンをそれぞれ検出する手段を含み、上
記比較手段は各フレーム同期パタンと上記発生手段の出
力パルスとを比較しその比較結果を上記禁止手段に与え
る手段を含み、上記比較手段の比較結果に基づき上記ｎ
列の符号列の順番を入替える入替手段としてチャネル入
替回路１４を備えたことを特徴とする。
の符号列に変換し受信クロックパルスを２分周して上記
入力クロックパルスとして与える直並列変換回路３を備
え、フレームパタン検出回路４は上言己２列の符号列の
フレーム同期パタンをそれぞれ検出する手段を含み、上
記比較手段は各フレーム同期パタンと上記発生手段の出
力パルスとを比較しその比較結果を上記禁止手段に与え
る手段を含み、上記比較手段の比較結果に基づき上記ｎ
列の符号列の順番を入替える入替手段としてチャネル入
替回路１４を備えたことを特徴とする。
また、上記禁止手段は、上記比較手段の不一致結果を入
力Ｓに入力し上記比較手段の一致結果を入力Ｒに入力す
るセットリセット形のフリップフロップ９と、このフリ
ップフロップ９の出力Ｑの出力パルスを遅延する遅延回
路１３と、入力クロックパルスと遅延回路１３の反転出
力パルスとを入力しその論理積を出力するクロック禁止
ゲート１０とを含む。
力Ｓに入力し上記比較手段の一致結果を入力Ｒに入力す
るセットリセット形のフリップフロップ９と、このフリ
ップフロップ９の出力Ｑの出力パルスを遅延する遅延回
路１３と、入力クロックパルスと遅延回路１３の反転出
力パルスとを入力しその論理積を出力するクロック禁止
ゲート１０とを含む。
さらに、上記比較手段は、上記分周されたクロックパル
スをクロック入力に入力し他方の一致出力をセット入力
に入力しｎ列の内の互いに異なる一つのフレーム同期パ
タンとフレームパルス発生回路７の出力パルスとを比較
し一致出力をチャネル入替回路１４に与える２個のパタ
ン−数棟出回路５．６と、パタン−数棟出回路５．６の
不一致出力の論理積をとり上記不一致結果としてフリッ
プフロップ９沿よびこの各パタン−数構出回路５．６の
リセット入力に与えるアンドゲート８と・各パタン−数
棟出回路５．６の一致出力の論理和をとり上記一致結果
としてフリップフロップ９に与えるオアゲート１２とを
含む。
スをクロック入力に入力し他方の一致出力をセット入力
に入力しｎ列の内の互いに異なる一つのフレーム同期パ
タンとフレームパルス発生回路７の出力パルスとを比較
し一致出力をチャネル入替回路１４に与える２個のパタ
ン−数棟出回路５．６と、パタン−数棟出回路５．６の
不一致出力の論理積をとり上記不一致結果としてフリッ
プフロップ９沿よびこの各パタン−数構出回路５．６の
リセット入力に与えるアンドゲート８と・各パタン−数
棟出回路５．６の一致出力の論理和をとり上記一致結果
としてフリップフロップ９に与えるオアゲート１２とを
含む。
このような構成のフレーム同期回路の動作について説明
する。第２図は本発明のフレーム同期回路の受信パルス
のフレームフォーマットである。
する。第２図は本発明のフレーム同期回路の受信パルス
のフレームフォーマットである。
第３図は本発明のフレーム同期回路の検出されるフレー
ムパタンを示す図である。第４図は本発明のフレーム同
期回路のパタン−数棟出回路のブロック構成図である。
ムパタンを示す図である。第４図は本発明のフレーム同
期回路のパタン−数棟出回路のブロック構成図である。
第１図は、直並列変換をｌ：２で行った場合を示してい
る。第１図において、受信符号列はデータ入力端子１へ
加えられ、直並列変換回路３に入力される。一方、受信
クロックパルスはクロック入力端子２に加えられ、直並
列変換回路３に入力される。直並列変換回路３は、受信
符号列を２列に直並列変換し、また、入力クロックパル
スも２分周する。分周クロックパルスはタイミングパル
ス発生回路１１に入力され、各種のタイミングパルスを
発生しタイミングパルス出力端子１７に出力する。この
出力信号に基づきフレームパルス発生回路７はフレーム
パルスＣを作成する。また、フレームパタン検出回路４
は直並列変換回路３の出力信号を入力し、フレーム同期
パタンの検出を行う。
る。第１図において、受信符号列はデータ入力端子１へ
加えられ、直並列変換回路３に入力される。一方、受信
クロックパルスはクロック入力端子２に加えられ、直並
列変換回路３に入力される。直並列変換回路３は、受信
符号列を２列に直並列変換し、また、入力クロックパル
スも２分周する。分周クロックパルスはタイミングパル
ス発生回路１１に入力され、各種のタイミングパルスを
発生しタイミングパルス出力端子１７に出力する。この
出力信号に基づきフレームパルス発生回路７はフレーム
パルスＣを作成する。また、フレームパタン検出回路４
は直並列変換回路３の出力信号を入力し、フレーム同期
パタンの検出を行う。
ここで、一般にｎ列に直並列変換された出力符号列は、
直並列変換回路３の分周カウンタの初期状態によってｎ
通り存在することになる。フレームパタン検出回路４は
、このｎ種類のフレーム同期パタンすべてを検出するこ
とにより直並列変換後の符号列中のフレーム同期パルス
の位置および直並列変換回路３の分周カウンタの状態を
知ることができる。フレームパタン検出回路４は、ｎ本
のシフトレジスタとアンド回路などとによって実現がで
きる。本実施例の場合にはｎは２である。
直並列変換回路３の分周カウンタの初期状態によってｎ
通り存在することになる。フレームパタン検出回路４は
、このｎ種類のフレーム同期パタンすべてを検出するこ
とにより直並列変換後の符号列中のフレーム同期パルス
の位置および直並列変換回路３の分周カウンタの状態を
知ることができる。フレームパタン検出回路４は、ｎ本
のシフトレジスタとアンド回路などとによって実現がで
きる。本実施例の場合にはｎは２である。
第２図において、１フレームは８ビツトから構成サレ、
フレーム同期パルスはフレームの先頭に２ビツト配置さ
れている。残りの６ビツトが情報伝送用のビットである
。このフレームを上述の直並列変換回路３に入力した場
合に、出力符号列は２種類存在し、したがってフレーム
同期パタンも第３図に示されるような２種類が存在する
。
フレーム同期パルスはフレームの先頭に２ビツト配置さ
れている。残りの６ビツトが情報伝送用のビットである
。このフレームを上述の直並列変換回路３に入力した場
合に、出力符号列は２種類存在し、したがってフレーム
同期パタンも第３図に示されるような２種類が存在する
。
フレームパタン検出回路４で検出された２種類のフレー
ム同期パタンはフレームパルス発生回路７で発生される
フレームパルスと共にパタン−数構出回路５．６にそれ
ぞれ入力される。パタン−数構出回路５．６は、フレー
ムパルス発生回路７カラのフレームパルス出力時刻にフ
レームパタン検出回路４でフレーム同期パタンを検出し
なかったとき不一致パルスを出力する。また、フレーム
パタン検出回路４でフレーム同期パタンが検出されると
直ちに一致パルスを出力する。また、一方のパタン−数
構出回路が一致パタンを出力すると他方のパタン−数構
出回路の機能を一致パルスを発生しない状態で停止させ
る。このような機能はたとえば第４図に示すような回路
で実現が可能である。また、パタン−数構出回路５．６
の両方が不一致パルスを発生するとアンドゲート８によ
りパタン−数構出回路５．６はリセットされ、機能停止
は解除される。また、同時にフリップフロップ９がセッ
トされ、クロック禁止ゲートｌＯにより、タイミングパ
ルス発生回路１１へのクロックパルスの入力が禁止され
る。また、パタン−数構出回路のどちらか一方で一致パ
タンか発生されると他方のパタン−数構出回路の機能を
停止させるとともにオアゲート１２を通りフリップフロ
ップ９がリセットされ、タイミングパルス発生回路１１
へのクロック入力禁止が解除される。遅延回路１３は、
入力クロック信号との位相を調節する。
ム同期パタンはフレームパルス発生回路７で発生される
フレームパルスと共にパタン−数構出回路５．６にそれ
ぞれ入力される。パタン−数構出回路５．６は、フレー
ムパルス発生回路７カラのフレームパルス出力時刻にフ
レームパタン検出回路４でフレーム同期パタンを検出し
なかったとき不一致パルスを出力する。また、フレーム
パタン検出回路４でフレーム同期パタンが検出されると
直ちに一致パルスを出力する。また、一方のパタン−数
構出回路が一致パタンを出力すると他方のパタン−数構
出回路の機能を一致パルスを発生しない状態で停止させ
る。このような機能はたとえば第４図に示すような回路
で実現が可能である。また、パタン−数構出回路５．６
の両方が不一致パルスを発生するとアンドゲート８によ
りパタン−数構出回路５．６はリセットされ、機能停止
は解除される。また、同時にフリップフロップ９がセッ
トされ、クロック禁止ゲートｌＯにより、タイミングパ
ルス発生回路１１へのクロックパルスの入力が禁止され
る。また、パタン−数構出回路のどちらか一方で一致パ
タンか発生されると他方のパタン−数構出回路の機能を
停止させるとともにオアゲート１２を通りフリップフロ
ップ９がリセットされ、タイミングパルス発生回路１１
へのクロック入力禁止が解除される。遅延回路１３は、
入力クロック信号との位相を調節する。
すなわち、同期復帰動作中はパタン−数構出回路５．６
の両方でパタン検出動作を行い、どちらか一方でフレー
ム同期パタンを検出した後は、その検出したパタン検出
回路のみでパタン検出を行う。また、フレームパルス発
生回路７のフレームパタン発生時刻に入力符号列でフレ
ーム同期パタンが検出できなかった場合には、タイミン
グパルス発生回路１１へのクロックパルスの供給を停止
し、その後入力符号列においてフレーム同期パタンか検
出されると停止を解除することにより、フレームパルス
発生回路７のフレームパルス出力時刻と入力符号列のフ
レームパタン検出時刻との時間差だけクロックパルスの
供給を停止し、フレーム同期を確立することが可能とな
る。
の両方でパタン検出動作を行い、どちらか一方でフレー
ム同期パタンを検出した後は、その検出したパタン検出
回路のみでパタン検出を行う。また、フレームパルス発
生回路７のフレームパタン発生時刻に入力符号列でフレ
ーム同期パタンが検出できなかった場合には、タイミン
グパルス発生回路１１へのクロックパルスの供給を停止
し、その後入力符号列においてフレーム同期パタンか検
出されると停止を解除することにより、フレームパルス
発生回路７のフレームパルス出力時刻と入力符号列のフ
レームパタン検出時刻との時間差だけクロックパルスの
供給を停止し、フレーム同期を確立することが可能とな
る。
一方、パタン−数構出回路５．６のどちらかで一致パタ
ンを検出したかの情報により、チャネル入替回路１４で
データ列の入替えを行いデータ出力端子１５．１６から
は直並列変換回路３の分周カウンタの初期状態によらず
常に同じ順序でデータ列が出力される。
ンを検出したかの情報により、チャネル入替回路１４で
データ列の入替えを行いデータ出力端子１５．１６から
は直並列変換回路３の分周カウンタの初期状態によらず
常に同じ順序でデータ列が出力される。
このような動作を行うことにより、回路動作速度を第５
図に示す回路の１／２に低下させたにもかかわらず、同
等のフレーム同期動作を行わせることが可能となる。
図に示す回路の１／２に低下させたにもかかわらず、同
等のフレーム同期動作を行わせることが可能となる。
本実施例では直並列変換は１：２としたが、１：ｎの場
合も同様な回路が実現可能である。この場合はフレーム
パタン検出回路では、ｎ種類のフレーム同期パタンか検
出され、パタン−数構出回路はｎ個必要となる。
合も同様な回路が実現可能である。この場合はフレーム
パタン検出回路では、ｎ種類のフレーム同期パタンか検
出され、パタン−数構出回路はｎ個必要となる。
以上説明したように、本発明は、クロック周波数が高速
でフレーム同期パタンが長い場合でもフレームパタン検
出回路を簡単に実現ができる優れた効果がある。
でフレーム同期パタンが長い場合でもフレームパタン検
出回路を簡単に実現ができる優れた効果がある。
第１図は本発明一実施例フレーム同期回路のブロック構
成図。 第２図は本発明のフレーム同期回路のフレームフォーマ
ット。 第３図は本発明のフレーム同期回路の検出されるフレー
ムパタン検出回路。 第４図は本発明のフレーム同期回路のパタン−数棟出回
路のブロック構成図。 第５図は従来例のフレーム同期回路のブロック構成図。 第６図は従来例のフレーム同期回路の各部分の信号波形
のタイムチャート。 １・・・データ入力端子、２・・・クロック入力端子、
３・・・直並列変換回路、４・・・フレームパタン検出
回路、５．６・・・パタン−数棟出回路、７・・・フレ
ームパルス発生回路、８・・・アンドゲート、９・・・
セットリセット形のフリップフロップ、１０・・・クロ
ック禁止ゲート、１１・・・タイミングパルス発生回路
、１２・・・オアゲート、１３．２１・・・遅延回路、
１４・・・チャネル入替回路、１５．１６・・・データ
出力端子、１７・・・タイミングパルス出力端子、ａＳ
ｇ・・・クロックパルス、ｂ・・・検出パルス、Ｃ・・
・フレームパルス、ｄＳｅＳ ｆ・・・出力パルス。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
成図。 第２図は本発明のフレーム同期回路のフレームフォーマ
ット。 第３図は本発明のフレーム同期回路の検出されるフレー
ムパタン検出回路。 第４図は本発明のフレーム同期回路のパタン−数棟出回
路のブロック構成図。 第５図は従来例のフレーム同期回路のブロック構成図。 第６図は従来例のフレーム同期回路の各部分の信号波形
のタイムチャート。 １・・・データ入力端子、２・・・クロック入力端子、
３・・・直並列変換回路、４・・・フレームパタン検出
回路、５．６・・・パタン−数棟出回路、７・・・フレ
ームパルス発生回路、８・・・アンドゲート、９・・・
セットリセット形のフリップフロップ、１０・・・クロ
ック禁止ゲート、１１・・・タイミングパルス発生回路
、１２・・・オアゲート、１３．２１・・・遅延回路、
１４・・・チャネル入替回路、１５．１６・・・データ
出力端子、１７・・・タイミングパルス出力端子、ａＳ
ｇ・・・クロックパルス、ｂ・・・検出パルス、Ｃ・・
・フレームパルス、ｄＳｅＳ ｆ・・・出力パルス。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- 【特許請求の範囲】 １、入力符号列のフレーム同期パタンを検出する検出手
段と、立上がり時に入力クロックパルスを通過する禁止
手段と、この禁止手段の出力パルスに基づきフレームパ
ルスを発生する発生手段と、上記検出されたフレーム同
期パタンと上記発生手段の出力パルスとを比較する比較
手段とを備え、上記禁止手段は上記比較手段の不一致結
果により上記入力クロックパルスの通過を禁止しその一
致結果により解除する手段を含む フレーム同期回路において、 受信符号列を２以上の整数ｎ列の符号列に変換し受信ク
ロックパルスをｎ分周して上記入力クロックパルスとし
て与える直並列変換回路を備え、上記検出手段は上記ｎ
列の符号列のフレーム同期パタンをそれぞれ検出する手
段を含み、 上記比較手段は上記各フレーム同期パタンと上記発生手
段の出力パルスとを比較しその比較結果を上記禁止手段
に与える手段を含み、 上記比較手段の比較結果に基づき上記ｎ列の符号列の順
番を入替える入替手段を備えた ことを特徴とするフレーム同期回路。 ２、上記禁止手段は、上記比較手段の不一致結果を入力
Ｓに入力し上記比較手段の一致結果を入力Ｒに入力する
セットリセット形のフリップフロップと、このフリップ
フロップの出力Ｑの出力パルスを遅延する遅延回路と、
上記入力クロックパルスとこの遅延回路の反転出力パル
スとを入力しその論理積を出力するクロック禁止ゲート
とを含む請求項１記載のフレーム同期回路。 ３、上記比較手段は、上記分周されたクロックパルスを
クロック入力に入力し他方の一致出力をセット入力に入
力し上記ｎ列の内の互いに異なる一つのフレーム同期パ
タンと上記発生手段の出力パルスとを比較し一致出力を
上記入替手段に与えるｎ個のパタン一致検出回路と、こ
のｎ個のパタン一致検出回路の不一致出力の論理積をと
り上記不一致結果として上記フリップフロップおよびこ
の各パタン一致検出回路のリセット入力に与えるアンド
ゲートと、上記各パタン一致検出回路の一致出力の論理
和をとり上記一致結果として上記フリップフロップに与
えるオアゲートとを含む請求項１または２記載のフレー
ム同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197559A JPH0748725B2 (ja) | 1990-07-25 | 1990-07-25 | フレーム同期回路 |
| EP91112423A EP0468479B1 (en) | 1990-07-25 | 1991-07-24 | Frame synchronization circuit comprising a series-to-parallel converter |
| DE69113905T DE69113905T2 (de) | 1990-07-25 | 1991-07-24 | Rahmensynchronisierungseinrichtung mit einem seriell-zu-parallel-Umsetzer. |
| AU81337/91A AU636993B2 (en) | 1990-07-25 | 1991-07-25 | Frame sycnhronization circuit comprising a series-to-parallel converter |
| US07/735,732 US5313500A (en) | 1990-07-25 | 1991-07-25 | Frame synchronization circuit comprising a series-to-parallel converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197559A JPH0748725B2 (ja) | 1990-07-25 | 1990-07-25 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483435A true JPH0483435A (ja) | 1992-03-17 |
| JPH0748725B2 JPH0748725B2 (ja) | 1995-05-24 |
Family
ID=16376512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197559A Expired - Lifetime JPH0748725B2 (ja) | 1990-07-25 | 1990-07-25 | フレーム同期回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5313500A (ja) |
| EP (1) | EP0468479B1 (ja) |
| JP (1) | JPH0748725B2 (ja) |
| AU (1) | AU636993B2 (ja) |
| DE (1) | DE69113905T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2732759B2 (ja) * | 1992-07-15 | 1998-03-30 | 沖電気工業株式会社 | フレーム同期制御方式 |
| US5526297A (en) * | 1994-07-29 | 1996-06-11 | Comsat Corporation | Random unique word detection method and apparatus |
| KR0133423B1 (ko) * | 1994-12-09 | 1998-04-27 | 양승택 | 프레임 동기 장치(frame synchronizng device) |
| JP2817660B2 (ja) * | 1995-03-30 | 1998-10-30 | 日本電気株式会社 | 同期回路 |
| KR0154852B1 (ko) * | 1995-10-25 | 1998-11-16 | 김광호 | 프레임 동기신호 검출장치 |
| JP3441589B2 (ja) * | 1996-02-29 | 2003-09-02 | シャープ株式会社 | 同期検出復調回路 |
| JPH1174878A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | デジタルデータ伝送システム |
| JP2001156761A (ja) * | 1999-11-29 | 2001-06-08 | Ando Electric Co Ltd | パターン同期回路 |
| US20020184412A1 (en) * | 2001-06-02 | 2002-12-05 | Stevens James Ray | System and method for locating and aligning to framing bits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107247A (ja) * | 1986-06-18 | 1988-05-12 | Fujitsu Ltd | フレ−ム同期回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012856B1 (ja) * | 1969-11-27 | 1975-05-15 | ||
| FR2377729A1 (fr) * | 1977-01-14 | 1978-08-11 | Thomson Csf | Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif |
| US4404542A (en) * | 1980-12-05 | 1983-09-13 | Rca Corporation | Digital sequence detector |
| DE3438369A1 (de) * | 1984-10-19 | 1986-04-24 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Digitales nachrichtenuebertragungssystem |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| US4879731A (en) * | 1988-08-24 | 1989-11-07 | Ampex Corporation | Apparatus and method for sync detection in digital data |
| US5058141A (en) * | 1990-03-01 | 1991-10-15 | Ag Communication Systems Corporation | Single circuit for detecting a frame synchronization pattern and generating control signals |
-
1990
- 1990-07-25 JP JP2197559A patent/JPH0748725B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-24 DE DE69113905T patent/DE69113905T2/de not_active Expired - Lifetime
- 1991-07-24 EP EP91112423A patent/EP0468479B1/en not_active Expired - Lifetime
- 1991-07-25 US US07/735,732 patent/US5313500A/en not_active Expired - Lifetime
- 1991-07-25 AU AU81337/91A patent/AU636993B2/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107247A (ja) * | 1986-06-18 | 1988-05-12 | Fujitsu Ltd | フレ−ム同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748725B2 (ja) | 1995-05-24 |
| EP0468479A3 (en) | 1992-07-08 |
| US5313500A (en) | 1994-05-17 |
| AU636993B2 (en) | 1993-05-13 |
| DE69113905T2 (de) | 1996-04-25 |
| EP0468479A2 (en) | 1992-01-29 |
| EP0468479B1 (en) | 1995-10-18 |
| DE69113905D1 (de) | 1995-11-23 |
| AU8133791A (en) | 1992-01-30 |
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Legal Events
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