JPH0484492A - バットリードｐｇａ型ｌｓｉパッケージのはんだ方法 - Google Patents
バットリードｐｇａ型ｌｓｉパッケージのはんだ方法Info
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- JPH0484492A JPH0484492A JP2200468A JP20046890A JPH0484492A JP H0484492 A JPH0484492 A JP H0484492A JP 2200468 A JP2200468 A JP 2200468A JP 20046890 A JP20046890 A JP 20046890A JP H0484492 A JPH0484492 A JP H0484492A
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- Japan
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- lsi
- solder
- package
- soldering
- lsi package
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K3/3465—Application of solder
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル交換機等のＬ Ｓ Ｉ （ｌａｒ
ｇｅＳｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ４ｒｃｕｉ
ｔ）実装に使用されるＬＳＩパッケージのリードはんだ
付け方法に関し、特に高信頬性を有するＬＳＩパッケー
ジのはんだ付け方法に関するものである。
ｇｅＳｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ４ｒｃｕｉ
ｔ）実装に使用されるＬＳＩパッケージのリードはんだ
付け方法に関し、特に高信頬性を有するＬＳＩパッケー
ジのはんだ付け方法に関するものである。
従来のりフローはんだ付け方法では、ＬＳＩ搭載基板上
に設けられたはんだ接続用パッドに、はんだペーストの
印刷用メタルスクリーンを用いてはんだペーストを１回
スクリーン印刷した後、ＬＳＩを搭載してリフローはん
だ付けを行っていた。
に設けられたはんだ接続用パッドに、はんだペーストの
印刷用メタルスクリーンを用いてはんだペーストを１回
スクリーン印刷した後、ＬＳＩを搭載してリフローはん
だ付けを行っていた。
上述した従来のりフローはんだ付け方法では、バットリ
ードＰＧＡ型ＬＳＩパッケージの端子の端子間隔が一般
に２．７７ｍｍ程度と狭く、端子直径も０．２ｍｍ程度
であり、ＬＳＩ搭載基板上に設けられたはんだ接続用パ
ッドの大きさも０．５〜０．７ｍｍ程度と小さいため、
１端子当りの接続はんだ量が非常に少なくなる。
ードＰＧＡ型ＬＳＩパッケージの端子の端子間隔が一般
に２．７７ｍｍ程度と狭く、端子直径も０．２ｍｍ程度
であり、ＬＳＩ搭載基板上に設けられたはんだ接続用パ
ッドの大きさも０．５〜０．７ｍｍ程度と小さいため、
１端子当りの接続はんだ量が非常に少なくなる。
また、バットリードＰＧＡ型ＬＳＩパッケージは、信鱈
性の点からセラミックが用いられることが多く、ＬＳＩ
の搭載基板は一般にガラスエポキシ等の合成樹脂が用い
られることが多い。その搭載基板がＬＳＩ端子先端のは
んだによりはんだ付けされた場合、両者の熱膨張係数の
違いにより周囲に温度変化が生じるため、はんだ接続部
に応力が発生する。そして、１端子当りの接続はんだ量
が少ない場合、その応力の緩和が十分に行われないため
、温度サイクル試験を実施すると、低サイクルではんだ
接続不良が発生する。
性の点からセラミックが用いられることが多く、ＬＳＩ
の搭載基板は一般にガラスエポキシ等の合成樹脂が用い
られることが多い。その搭載基板がＬＳＩ端子先端のは
んだによりはんだ付けされた場合、両者の熱膨張係数の
違いにより周囲に温度変化が生じるため、はんだ接続部
に応力が発生する。そして、１端子当りの接続はんだ量
が少ない場合、その応力の緩和が十分に行われないため
、温度サイクル試験を実施すると、低サイクルではんだ
接続不良が発生する。
さらにＡｕメツキされた端子を有するハントリーＦＰＧ
Ａ型ＬＳＩパッケージでは、はんだ付けの際に、硬い金
属間化合物ＡｕＳｎｘが端子表面とはんだ中のＳｎとの
間に発生し、はんだ量が少ない場合ＡｕＳｎχの濃度が
増してはんだ付け強度が著しく低下する。
Ａ型ＬＳＩパッケージでは、はんだ付けの際に、硬い金
属間化合物ＡｕＳｎｘが端子表面とはんだ中のＳｎとの
間に発生し、はんだ量が少ない場合ＡｕＳｎχの濃度が
増してはんだ付け強度が著しく低下する。
従って、従来のりフローはんだ付け方法では、１端子当
りのはんだ量の不足により、はんだ接続の長期信頼性を
確保することが難しいという欠点があった。
りのはんだ量の不足により、はんだ接続の長期信頼性を
確保することが難しいという欠点があった。
本発明の目的は、この様な欠点を解消し、はんだ接続の
長期信頼性を確保できるＬＳＩパッケージのはんだ付け
方法を提供することにある。
長期信頼性を確保できるＬＳＩパッケージのはんだ付け
方法を提供することにある。
本発明は、ＬＳＩパッケージの搭載基板上のはんだ接続
パッドにＬＳＩをリフローはんだ付けするＬＳＩパッケ
ージのはんだ付け方法において、前記はんだ接続パッド
にはんだ付けする前記ＬＳＩパッケージの１端子当りの
はんだ量を１０ Ｘ １０−２ｗ１ｉ以上とすることを
特徴とする。
パッドにＬＳＩをリフローはんだ付けするＬＳＩパッケ
ージのはんだ付け方法において、前記はんだ接続パッド
にはんだ付けする前記ＬＳＩパッケージの１端子当りの
はんだ量を１０ Ｘ １０−２ｗ１ｉ以上とすることを
特徴とする。
また本発明は、無垢のセラミック白基板上にはんだペー
ストをＬＳ）パッケージの端子に合わせてスクリーン印
刷し、ＬＳＩパッケージをはんだペースト上に搭載した
後、リフローはんだしてＬＳＩパッケージの端子に予備
はんだを行う工程を複数回繰り返し、ＬＳＩパッケージ
の端子に十分なはんだ量を与えた後、基板にＬＳＩパッ
ケージをリフローはんだ付けする。
ストをＬＳ）パッケージの端子に合わせてスクリーン印
刷し、ＬＳＩパッケージをはんだペースト上に搭載した
後、リフローはんだしてＬＳＩパッケージの端子に予備
はんだを行う工程を複数回繰り返し、ＬＳＩパッケージ
の端子に十分なはんだ量を与えた後、基板にＬＳＩパッ
ケージをリフローはんだ付けする。
更に本発明は、上記ＬＳＩパッケージがバットリードＰ
ＧＡ型ＬＳＩパッケージである。
ＧＡ型ＬＳＩパッケージである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すバットリーｒＰＧＡ
型ＬＳＩパッケージにおけるはんだ付け方法の実装フロ
ーチャート図であり、第２図は、実装フローチャート図
に従ってリフローはんだ付けをしたときのはんだ量によ
る断線数を示す図である。
型ＬＳＩパッケージにおけるはんだ付け方法の実装フロ
ーチャート図であり、第２図は、実装フローチャート図
に従ってリフローはんだ付けをしたときのはんだ量によ
る断線数を示す図である。
第１図の実装フローチャート図に従って、直径０．２１
１１１１１ Ａ ｔＪメツキ厚７ｍｍ以下の端子を有す
るバットリードＰＧＡ型ＬＳＩパッケージのりフローは
んだ付け方法について説明する。
１１１１１ Ａ ｔＪメツキ厚７ｍｍ以下の端子を有す
るバットリードＰＧＡ型ＬＳＩパッケージのりフローは
んだ付け方法について説明する。
最初に、無垢のセラミック白基板２上にはんだペースト
１をＬＳＩの端子に合わせてスクリーン印刷しくステッ
プＳＬ）、ＬＳＩをはんだペース上に搭載する（ステ・
７ブＳ２）。搭載後、はんだ接続パッドにリフローはん
だ付けしてＬＳＩの端子に予備はんだを行う。これを数
回繰り返し、ＬＳＩの端子に充分なはんだ量を与える。
１をＬＳＩの端子に合わせてスクリーン印刷しくステッ
プＳＬ）、ＬＳＩをはんだペース上に搭載する（ステ・
７ブＳ２）。搭載後、はんだ接続パッドにリフローはん
だ付けしてＬＳＩの端子に予備はんだを行う。これを数
回繰り返し、ＬＳＩの端子に充分なはんだ量を与える。
このことにより、ＬＳＩ端子に充分な予備はんだを行う
。
。
一方、回路基板３にはんだペースト１をスクリーン印刷
する（ステップ３４）。次に、予備はんだを行ったＬＳ
Ｉを、スクリーン印刷した回路基板上に搭載しくステッ
プＳ５）、再びリフローはんだ付けを行い（ステップＳ
６）、回路基板へのＬＳＩの実装を終了する。
する（ステップ３４）。次に、予備はんだを行ったＬＳ
Ｉを、スクリーン印刷した回路基板上に搭載しくステッ
プＳ５）、再びリフローはんだ付けを行い（ステップＳ
６）、回路基板へのＬＳＩの実装を終了する。
次に、第１図の実装フローチャート図に従って、ハツト
リードＰＣ，Ａ型ＬＳＩパッケージをリフローはんだ付
けした後、−６５°ＣＯ，５時間、常’／Ｍ ５分。
リードＰＣ，Ａ型ＬＳＩパッケージをリフローはんだ付
けした後、−６５°ＣＯ，５時間、常’／Ｍ ５分。
１２５°Ｃ０１５時間で４００サイクル実施した温度サ
イクル試験について、ＬＳＩＩ端子当りのはんだ量をパ
ラメータとしたときのはんだ量に対する断線数を第２図
に示す。第２図で示す様に、１端子当りのはんだ量を５
Ｘｌ０−２ｍｍ’では断線数が２本、それ以下だと増
加し、はんだ量を１０×１０−２１１１１１１３だと断
線数が１本以下となる。従って、ＬＳＩの１端子当りの
はんだ量は１０×１０−”ｓｕｎ”以上あれば実用上十
分なはんだ接続の長期信較性が得られることがわかる。
イクル試験について、ＬＳＩＩ端子当りのはんだ量をパ
ラメータとしたときのはんだ量に対する断線数を第２図
に示す。第２図で示す様に、１端子当りのはんだ量を５
Ｘｌ０−２ｍｍ’では断線数が２本、それ以下だと増
加し、はんだ量を１０×１０−２１１１１１１３だと断
線数が１本以下となる。従って、ＬＳＩの１端子当りの
はんだ量は１０×１０−”ｓｕｎ”以上あれば実用上十
分なはんだ接続の長期信較性が得られることがわかる。
以上説明した様に、本発明のバットリードＰＧＡ型ＬＳ
Ｉパッケージのりフローはんだ付け方法は、ＬＳＩのり
フローはんだ付けにおけるＬＳＩの１端子当りのはんだ
量という概念を導入し、実験的に求めた値である１端子
当り１０ Ｘ １０− ”ｍｍ３以上のはんだにより、
ＬＳＩを搭載基板上のはんだ接続パッドにリフローはん
だ付けする方法である。
Ｉパッケージのりフローはんだ付け方法は、ＬＳＩのり
フローはんだ付けにおけるＬＳＩの１端子当りのはんだ
量という概念を導入し、実験的に求めた値である１端子
当り１０ Ｘ １０− ”ｍｍ３以上のはんだにより、
ＬＳＩを搭載基板上のはんだ接続パッドにリフローはん
だ付けする方法である。
〔発明の効果］
以上説明したように本発明は、ハツトリードＰＧＡ型Ｌ
ＳＩパッケージのりフローはんだ付けにおいて、ＬＳＩ
の１端子当りのはんだ量という概念を導入し、１端子当
り１０×１０−”ｍｍ３以上のはんだ量にてＬＳＩをは
んだ付けすることにより、ＬＳＩのはんだ接続の長期信
転性が確保できるという効果がある。
ＳＩパッケージのりフローはんだ付けにおいて、ＬＳＩ
の１端子当りのはんだ量という概念を導入し、１端子当
り１０×１０−”ｍｍ３以上のはんだ量にてＬＳＩをは
んだ付けすることにより、ＬＳＩのはんだ接続の長期信
転性が確保できるという効果がある。
第１図は、本発明の一実施例を示す実装フローチャート
図、 第２図は、第１図の実装フローチャート図に従ってリフ
ローはんだ付けをしたときのはんだ量による断線数を示
す図である。 １・・・・・はんだペースト ２・・・・・セラミック白基板 ３・・・・・回路基板
図、 第２図は、第１図の実装フローチャート図に従ってリフ
ローはんだ付けをしたときのはんだ量による断線数を示
す図である。 １・・・・・はんだペースト ２・・・・・セラミック白基板 ３・・・・・回路基板
Claims (3)
- （１）ＬＳＩパッケージの搭載基板上のはんだ接続パッ
ドにＬＳＩをリフローはんだ付けするＬＳＩパッケージ
のはんだ付け方法において、 前記はんだ接続パッドにはんだ付けする前記ＬＳＩパッ
ケージの１端子当りのはんだ量を１０×１０＾−＾２ｍ
ｍ＾３以上とすることを特徴とするＬＳＩパッケージの
はんだ付け方法。 - （２）無垢のセラミック白基板上にはんだペーストをＬ
ＳＩパッケージの端子に合わせてスクリーン印刷し、Ｌ
ＳＩパッケージをはんだペースト上に搭載した後、リフ
ローはんだしてＬＳＩパッケージの端子に予備はんだを
行う工程を複数回繰り返し、ＬＳＩパッケージの端子に
十分なはんだ量を与えた後、基板にＬＳＩパッケージを
リフローはんだ付けする請求項１記載のＬＳＩパッケー
ジのはんだ付け方法。 - （３）ＬＳＩパッケージがバットリードＰＧＡ型ＬＳＩ
パッケージである請求項１または２記載のＬＳＩパッケ
ージのはんだ付け方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200468A JP2527085B2 (ja) | 1990-07-27 | 1990-07-27 | バットリ―ドｐｇａ型ｌｓｉパッケ―ジのはんだ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200468A JP2527085B2 (ja) | 1990-07-27 | 1990-07-27 | バットリ―ドｐｇａ型ｌｓｉパッケ―ジのはんだ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0484492A true JPH0484492A (ja) | 1992-03-17 |
| JP2527085B2 JP2527085B2 (ja) | 1996-08-21 |
Family
ID=16424821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200468A Expired - Fee Related JP2527085B2 (ja) | 1990-07-27 | 1990-07-27 | バットリ―ドｐｇａ型ｌｓｉパッケ―ジのはんだ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527085B2 (ja) |
-
1990
- 1990-07-27 JP JP2200468A patent/JP2527085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2527085B2 (ja) | 1996-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |