JPH0484517A - クロックドインバータ回路 - Google Patents
クロックドインバータ回路Info
- Publication number
- JPH0484517A JPH0484517A JP2200246A JP20024690A JPH0484517A JP H0484517 A JPH0484517 A JP H0484517A JP 2200246 A JP2200246 A JP 2200246A JP 20024690 A JP20024690 A JP 20024690A JP H0484517 A JPH0484517 A JP H0484517A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- channel transistor
- input
- whose gate
- clock signal
- Prior art date
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に関し、特にクロックドインバ
ータ回路に関する。
ータ回路に関する。
［従来の技術］
従来のクロックドインバータ回路は、第２図に示すよう
に、ゲート入力をデータ信号りとするＰチャンネルトラ
ンジスタＴ１とクロックの逆相信号岡ゲート入力とする
ＰチャンネルトランジスタＴ２を電源ＶＤＤと出力ＯＵ
Ｔとの間に直列接続し、ケート入力をクロック信号φと
するＮチャンネルトランジスタＴ３とゲート入力をデー
タ信号りとするＮチャンネルトランジスタＴ４、を出力
ＯＵ Ｔと接地ＧＮＤとの間ζこ直列接続し、更に出力
ＯＴＪＴとｔｌ ｆｔ＋！Ｇ Ｎ Ｄとの間に負荷容量
Ｃを接続したものである。この回路はをクロック信号φ
、及びその逆相信号■によりトランジスタＴ２．Ｔ３が
オフしている時では、出力ＯＵＴは、ハイインピーダン
ス状態となり、負荷容量Ｃによって電荷を保持している
回路である。
に、ゲート入力をデータ信号りとするＰチャンネルトラ
ンジスタＴ１とクロックの逆相信号岡ゲート入力とする
ＰチャンネルトランジスタＴ２を電源ＶＤＤと出力ＯＵ
Ｔとの間に直列接続し、ケート入力をクロック信号φと
するＮチャンネルトランジスタＴ３とゲート入力をデー
タ信号りとするＮチャンネルトランジスタＴ４、を出力
ＯＵ Ｔと接地ＧＮＤとの間ζこ直列接続し、更に出力
ＯＴＪＴとｔｌ ｆｔ＋！Ｇ Ｎ Ｄとの間に負荷容量
Ｃを接続したものである。この回路はをクロック信号φ
、及びその逆相信号■によりトランジスタＴ２．Ｔ３が
オフしている時では、出力ＯＵＴは、ハイインピーダン
ス状態となり、負荷容量Ｃによって電荷を保持している
回路である。
［発明が解決しようとする課題］
前述した従来のり■コックドインハータ回路では、入力
データＦ）がハイレベルでトランジスタＴｌ。
データＦ）がハイレベルでトランジスタＴｌ。
Ｔ２． ’Ｉ゛３がオフし、出力ＯＵＴがハイインピ
ーダンス状態の時にトランジスタ′Ｆ１のソース入力で
ある電源にノイズが発生ずると、Ｐチャンネルトランジ
スタＴ１のゲートとソース間の電圧の差によりｌ・ラン
ジスタＴ１がオンし、それによってトランジスタＴ２の
ゲートとソース間の電圧に差が生じ、トランジスタＴ２
もオンすることにより■の経路を通って出力０１Ｊ Ｔ
の負荷容量Ｃが充電されて誤動作を起こす可能性かある
。
ーダンス状態の時にトランジスタ′Ｆ１のソース入力で
ある電源にノイズが発生ずると、Ｐチャンネルトランジ
スタＴ１のゲートとソース間の電圧の差によりｌ・ラン
ジスタＴ１がオンし、それによってトランジスタＴ２の
ゲートとソース間の電圧に差が生じ、トランジスタＴ２
もオンすることにより■の経路を通って出力０１Ｊ Ｔ
の負荷容量Ｃが充電されて誤動作を起こす可能性かある
。
また、入力データＤがＩＩ ｌ＝ ＋＋レベルでトラン
ジスタＴ２．Ｔ３．Ｔ４かオフし、出力ＯＵＴが１１Ｈ
”インピーダンス状態の時ここトランジスタＴ４のソー
ス入力である接地ＧＮＤＮイノか発生すると、Ｎチャン
ネルトランジスタＴ４０ゲートとソース間の電圧の差に
よりトランジスタＴ４がオンし、それによってトランジ
スタＴ３のゲートとソース間の電圧に差が生じ、トラン
ジスタＴ３もオンすることにより■の経路を通って出力
ＯＵ Ｔの負荷容量Ｃか放電されて誤動作を起こす可能
性がある。
ジスタＴ２．Ｔ３．Ｔ４かオフし、出力ＯＵＴが１１Ｈ
”インピーダンス状態の時ここトランジスタＴ４のソー
ス入力である接地ＧＮＤＮイノか発生すると、Ｎチャン
ネルトランジスタＴ４０ゲートとソース間の電圧の差に
よりトランジスタＴ４がオンし、それによってトランジ
スタＴ３のゲートとソース間の電圧に差が生じ、トラン
ジスタＴ３もオンすることにより■の経路を通って出力
ＯＵ Ｔの負荷容量Ｃか放電されて誤動作を起こす可能
性がある。
このようここ従来のクロックドインバータ回路ては、ト
ランジス′りＴｌのソース入力である電源や、トランジ
スタＴ４のソース入力である接地ＧＮＤにノイズが発生
したときにトランジスタＴＩ、Ｔ２またはトランジスタ
Ｔ３．Ｔ４がオンして誤動作を起こす可能性があるとい
う問題点があった。
ランジス′りＴｌのソース入力である電源や、トランジ
スタＴ４のソース入力である接地ＧＮＤにノイズが発生
したときにトランジスタＴＩ、Ｔ２またはトランジスタ
Ｔ３．Ｔ４がオンして誤動作を起こす可能性があるとい
う問題点があった。
［課題を解決するための手段］
本発明のクロックドインバータ回路は、ソース入力を電
源としゲート入力をデータ信号とするＰチャンネルトラ
ンジスタとゲート入力をクロックの逆相信号とするＰチ
ャンネルトランジスタを直列に接続し、クロックの逆相
信号をゲート入力するＰチャンネルトランジスタのドレ
イン出力を回路出力とする一方、ソース入力を接地とし
ゲート入力をデータ信号とするＮチャンネルトランジス
タとゲート入力をクロック信号とするＮチャンネルトラ
ンジスタを直列に接続し、クロック信号をゲート入力す
るＮチャンネルトランジスタのドレイン出力を回路出力
とするクロックドインバータ回路において、クロックの
逆相信号をゲート入力とする前記Ｐチャンネルトランジ
スタをゲート入力を共にクロックの逆相信号とする直列
に配した２個のＰチャンネルトランジスタとし、クロッ
ク信号をゲート入力とする前記Ｎチャンネルトランジス
タをゲート入力を共にクロック信号とする直列に配した
２個のＮチャンネルトランジスタとし、これらクロック
の逆相信号をゲート入力とする２個のＰチャンネルトラ
ンジスタの直列接続部にソース入力を接地とし、ゲート
入力をクロックの逆相信号とするＮチャンネルトランジ
スタのドレイン出力を接続し、これらクロック信号をゲ
ート入力とする２個のＮチャンネルトランジスタの直列
接続部にソース入力を電源としゲート入力をクロック信
号とするＰチャンネルトランジスタのドレイン出力を接
続したことを特徴とする。
源としゲート入力をデータ信号とするＰチャンネルトラ
ンジスタとゲート入力をクロックの逆相信号とするＰチ
ャンネルトランジスタを直列に接続し、クロックの逆相
信号をゲート入力するＰチャンネルトランジスタのドレ
イン出力を回路出力とする一方、ソース入力を接地とし
ゲート入力をデータ信号とするＮチャンネルトランジス
タとゲート入力をクロック信号とするＮチャンネルトラ
ンジスタを直列に接続し、クロック信号をゲート入力す
るＮチャンネルトランジスタのドレイン出力を回路出力
とするクロックドインバータ回路において、クロックの
逆相信号をゲート入力とする前記Ｐチャンネルトランジ
スタをゲート入力を共にクロックの逆相信号とする直列
に配した２個のＰチャンネルトランジスタとし、クロッ
ク信号をゲート入力とする前記Ｎチャンネルトランジス
タをゲート入力を共にクロック信号とする直列に配した
２個のＮチャンネルトランジスタとし、これらクロック
の逆相信号をゲート入力とする２個のＰチャンネルトラ
ンジスタの直列接続部にソース入力を接地とし、ゲート
入力をクロックの逆相信号とするＮチャンネルトランジ
スタのドレイン出力を接続し、これらクロック信号をゲ
ート入力とする２個のＮチャンネルトランジスタの直列
接続部にソース入力を電源としゲート入力をクロック信
号とするＰチャンネルトランジスタのドレイン出力を接
続したことを特徴とする。
Ｃ実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のクロックドインバータ回路
である。
である。
尚、従来例と同一部分には同一符号を付して重複する説
明は省略する。本実施例では、Ｐチャンネルトランジス
タＴ１のドレインと出力ＯＵＴとの間にゲート入力を共
にクロックの逆相信号ｆとする直列に接続したＰチャン
ネルトランジスタＴ２、Ｔ５を配し、Ｎチャンネルトラ
ンジスタＴ４のドレインと出力ＯＵＴとの間にゲート入
力を共にクロック信号φとする直列に接続したＮチャン
ネルトランジスタＴ３．Ｔ７を配し、トランジスタＴ５
．Ｔ２の接続点と接地ＧＮＤとの間にゲート入力をクロ
ックの逆相信号ＴとするＮチャンネルトランジスタＴ６
を配し、トランジスタＴ？。
明は省略する。本実施例では、Ｐチャンネルトランジス
タＴ１のドレインと出力ＯＵＴとの間にゲート入力を共
にクロックの逆相信号ｆとする直列に接続したＰチャン
ネルトランジスタＴ２、Ｔ５を配し、Ｎチャンネルトラ
ンジスタＴ４のドレインと出力ＯＵＴとの間にゲート入
力を共にクロック信号φとする直列に接続したＮチャン
ネルトランジスタＴ３．Ｔ７を配し、トランジスタＴ５
．Ｔ２の接続点と接地ＧＮＤとの間にゲート入力をクロ
ックの逆相信号ＴとするＮチャンネルトランジスタＴ６
を配し、トランジスタＴ？。
Ｔ４の接続点と電源ＶＤＤとの間にゲート入力をクロッ
ク信号φとするＰチャンネルトランジスタＴ８を配しで
ある。この回路も従来の回路と同様、クロック信号φ、
及びその逆相信号岡によりトランジスタＴ２．Ｔ３がオ
フしてるとき、出力（ＯＵＴ）はハイインピーダンス状
態となり負荷容量Ｃによって電荷を保持している回路で
ある。
ク信号φとするＰチャンネルトランジスタＴ８を配しで
ある。この回路も従来の回路と同様、クロック信号φ、
及びその逆相信号岡によりトランジスタＴ２．Ｔ３がオ
フしてるとき、出力（ＯＵＴ）はハイインピーダンス状
態となり負荷容量Ｃによって電荷を保持している回路で
ある。
ここで、入力データＤがハイレベルでクロック信号φが
“Ｌ ＩＴレベル、φがハイレベルの時、トランジスタ
ＴＩ、Ｔ２．Ｔ３．Ｔ５．Ｔ７がオフ、Ｔ６．Ｔ８がオ
ンとなり、出力（ＯＵＴ）はハイインピーダンス状態と
なっている。この時トランジスタＴ１のソース入力であ
る電源ＶＤＤにノイズが発生すると、Ｐチャンネルトラ
ンジスタＴ１のゲートとソース間の電圧の差によりトラ
ンジスタＴ１がオンし、それによってトランジスタＴ５
のゲートとソース間の電圧に差が生じ、トランジスタＴ
５もオンしてしまう。しかし、この時Ｎチャンネルトラ
ンジスタＴ６はオンしているので、Ｐチャンネルトラン
ジスタＴ２のソース入力は接地レベルの状態と同様にな
り、電源ＶＤＤのノイズによりオンしてしまったトラン
ジスタＴ５の影響がトランジスタＴ２に伝わることがな
く、トランジスタＴ２はオフ状態を保つことにより電源
ノイズの影響を受けない。
“Ｌ ＩＴレベル、φがハイレベルの時、トランジスタ
ＴＩ、Ｔ２．Ｔ３．Ｔ５．Ｔ７がオフ、Ｔ６．Ｔ８がオ
ンとなり、出力（ＯＵＴ）はハイインピーダンス状態と
なっている。この時トランジスタＴ１のソース入力であ
る電源ＶＤＤにノイズが発生すると、Ｐチャンネルトラ
ンジスタＴ１のゲートとソース間の電圧の差によりトラ
ンジスタＴ１がオンし、それによってトランジスタＴ５
のゲートとソース間の電圧に差が生じ、トランジスタＴ
５もオンしてしまう。しかし、この時Ｎチャンネルトラ
ンジスタＴ６はオンしているので、Ｐチャンネルトラン
ジスタＴ２のソース入力は接地レベルの状態と同様にな
り、電源ＶＤＤのノイズによりオンしてしまったトラン
ジスタＴ５の影響がトランジスタＴ２に伝わることがな
く、トランジスタＴ２はオフ状態を保つことにより電源
ノイズの影響を受けない。
また、入力データＤがロウレベルでクロック信号φがロ
ウレベル、Ｔがハイレベルの時、トランジスタＴ２．Ｔ
３．Ｔ４．Ｔ５．Ｔ７がオフ、Ｔ６、Ｔ８がオンとなり
出力ＯＵＴはハイインピーダンス状態となっている。こ
の時、トランジスタＴ４のソース入力である接地ＧＮＤ
にノイズが発声するとＮチャンネルトランジスタＴ４の
ゲートとソース間の電圧の差によりトランジスタＴ４が
オンし、それによってトランジスタＴ７のゲートとソー
ス間の電圧に差が生じトランジスタＴ７もオンしてしま
う。しかしこの時、ＰチャンネルトランジスタＴ８はオ
ンしているのでＮチャンネルトランジスタＴ３のソース
は電源レベルの状態と同様になり、接地ＧＮＤのノイズ
によりオンしてしまったトランジスタＴ７の影響がトラ
ンジスタＴ３に伝わることがなく、トランジスタＴ３は
オフ状態を保つことにより接地ノイズの影響を受けない
。
ウレベル、Ｔがハイレベルの時、トランジスタＴ２．Ｔ
３．Ｔ４．Ｔ５．Ｔ７がオフ、Ｔ６、Ｔ８がオンとなり
出力ＯＵＴはハイインピーダンス状態となっている。こ
の時、トランジスタＴ４のソース入力である接地ＧＮＤ
にノイズが発声するとＮチャンネルトランジスタＴ４の
ゲートとソース間の電圧の差によりトランジスタＴ４が
オンし、それによってトランジスタＴ７のゲートとソー
ス間の電圧に差が生じトランジスタＴ７もオンしてしま
う。しかしこの時、ＰチャンネルトランジスタＴ８はオ
ンしているのでＮチャンネルトランジスタＴ３のソース
は電源レベルの状態と同様になり、接地ＧＮＤのノイズ
によりオンしてしまったトランジスタＴ７の影響がトラ
ンジスタＴ３に伝わることがなく、トランジスタＴ３は
オフ状態を保つことにより接地ノイズの影響を受けない
。
ルトランジスタを接続することにより、電源、接地のノ
イズの影響による誤動作を防ぐという効果を有する。
イズの影響による誤動作を防ぐという効果を有する。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 Ｄ ・ ・ ・ φ・ ・ ・ ｆ・ ・ ・ ＯＵＴ ・ ＶＤＤ・ ・ ＧＮＤ φ Ｃ・ ・ ・ データ信号、 クロック信号、 クロックの逆相信号、 回路出力、 電源、 接地、 負荷容量、 ［発明の効果］ 以上説明したように本発明は、クロックドインバータ回
路にクロック信号及びその逆相信号で制御されるＰチャ
ンネルトランジスタとＮチャンネＴＩ、Ｔ２゜ Ｔ５．Ｔ８・・・・Ｐチャンネルトランジスタ、Ｔ３゜ Ｔ４゜ −）〇− Ｔ６゜ ］７ ・ ・Ｎチャンネルトランジスタ、
例を示す回路図である。 Ｄ ・ ・ ・ φ・ ・ ・ ｆ・ ・ ・ ＯＵＴ ・ ＶＤＤ・ ・ ＧＮＤ φ Ｃ・ ・ ・ データ信号、 クロック信号、 クロックの逆相信号、 回路出力、 電源、 接地、 負荷容量、 ［発明の効果］ 以上説明したように本発明は、クロックドインバータ回
路にクロック信号及びその逆相信号で制御されるＰチャ
ンネルトランジスタとＮチャンネＴＩ、Ｔ２゜ Ｔ５．Ｔ８・・・・Ｐチャンネルトランジスタ、Ｔ３゜ Ｔ４゜ −）〇− Ｔ６゜ ］７ ・ ・Ｎチャンネルトランジスタ、
Claims (1)
- ソース入力を電源としゲート入力をデータ信号とする
Ｐチャンネルトランジスタとゲート入力をクロックの逆
相信号とするＰチャンネルトランジスタを直列に接続し
、クロックの逆相信号をゲート入力するＰチャンネルト
ランジスタのドレイン出力を回路出力とする一方、ソー
ス入力を接地としゲート入力をデータ信号とするＮチャ
ンネルトランジスタとゲート入力をクロック信号とする
Ｎチャンネルトランジスタを直列に接続し、クロック信
号をゲート入力するＮチャンネルトランジスタのドレイ
ン出力を回路出力とするクロックドインバータ回路にお
いて、クロックの逆相信号をゲート入力とする前記Ｐチ
ャンネルトランジスタをゲート入力を共にクロックの逆
相信号とする直列に配した２個のＰチャンネルトランジ
スタとし、クロック信号をゲート入力とする前記Ｎチャ
ンネルトランジスタをゲート入力を共にクロック信号と
する直列に配した２個のＮチャンネルトランジスタとし
、これらクロックの逆相信号をゲート入力とする２個の
Ｐチャンネルトランジスタの直列接続部にソース入力を
接地とし、ゲート入力をクロックの逆相信号とするＮチ
ャンネルトランジスタのドレイン出力を接続し、これら
クロック信号をゲート入力とする２個のＮチャンネルト
ランジスタの直列接続部にソース入力を電源としゲート
入力をクロック信号とするＰチャンネルトランジスタの
ドレイン出力を接続したことを特徴とするクロックドイ
ンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200246A JPH0484517A (ja) | 1990-07-26 | 1990-07-26 | クロックドインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200246A JPH0484517A (ja) | 1990-07-26 | 1990-07-26 | クロックドインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484517A true JPH0484517A (ja) | 1992-03-17 |
Family
ID=16421215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200246A Pending JPH0484517A (ja) | 1990-07-26 | 1990-07-26 | クロックドインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484517A (ja) |
-
1990
- 1990-07-26 JP JP2200246A patent/JPH0484517A/ja active Pending
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