JPH0485872A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0485872A JPH0485872A JP2198837A JP19883790A JPH0485872A JP H0485872 A JPH0485872 A JP H0485872A JP 2198837 A JP2198837 A JP 2198837A JP 19883790 A JP19883790 A JP 19883790A JP H0485872 A JPH0485872 A JP H0485872A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pch
- drain
- nch
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係わり、特にＣＭＯＳプロセス
により、トランジスタを整然と並べて回路を構成するＡ
ＳＩＣや、ＳＯＧ等、セミカスタムＩＣなどの半導体装
置に関する。
により、トランジスタを整然と並べて回路を構成するＡ
ＳＩＣや、ＳＯＧ等、セミカスタムＩＣなどの半導体装
置に関する。
従来の技術ではＣＭＯＳトランジスタを構成するのに、
トランジスタのＰチャネル領域とＮチャネル領域とを同
一平面上に配置する方法であった。
トランジスタのＰチャネル領域とＮチャネル領域とを同
一平面上に配置する方法であった。
それぞれソース、ドレイン、ゲートを同一平面上に配置
していたので、 トランジスタレベルで言うと、約２＠
の敷き詰め面積を要していた事になる。
していたので、 トランジスタレベルで言うと、約２＠
の敷き詰め面積を要していた事になる。
〔発明が解決しようとするａｌｌｌり
しかし、従来の技術では１チツプ上に搭載するトランジ
スタ（Ｐチャネル側トランジスタ、Ｎチャネルトランジ
スタ）を同一平面上に配置していたので、トランジスタ
レベルで、約２倍の敷き詰め面積を要することになり、
トランジスタの搭載数が増大するＡＳＩＣ，ＳＯＧな
どのセミカスタムＩＣの世界で搭載ゲートを増やすには
ＩＣチップの面積を大きくする以外に方法はないのが現
状である。そこで、本発明はＰｃｈ側トランジスタとＮ
ｃｈｌ−ランジスタを縦方向に構成する事により、事実
上トランジスタの敷き詰面積を１７２にする事ができる
為上記問題を解決する事が可能である。
スタ（Ｐチャネル側トランジスタ、Ｎチャネルトランジ
スタ）を同一平面上に配置していたので、トランジスタ
レベルで、約２倍の敷き詰め面積を要することになり、
トランジスタの搭載数が増大するＡＳＩＣ，ＳＯＧな
どのセミカスタムＩＣの世界で搭載ゲートを増やすには
ＩＣチップの面積を大きくする以外に方法はないのが現
状である。そこで、本発明はＰｃｈ側トランジスタとＮ
ｃｈｌ−ランジスタを縦方向に構成する事により、事実
上トランジスタの敷き詰面積を１７２にする事ができる
為上記問題を解決する事が可能である。
本発明の半導体装置は、トランジスタの配置楕成におい
て、Ｐｃｈ側トランジスタとＮｃｈｈランジスタを縦積
みで構成する事で、ＣＭＯＳトランジスタの敷き詰め面
積を１／２程度で構成できる事を特徴とする。
て、Ｐｃｈ側トランジスタとＮｃｈｈランジスタを縦積
みで構成する事で、ＣＭＯＳトランジスタの敷き詰め面
積を１／２程度で構成できる事を特徴とする。
以下に本発明の実施例を図面に基いて説明する。
第１図は、従来の半導体装置のＣＭＯＳトランジスタの
配置レイアウトをインバータ回路を例に表わしたもので
ある。
配置レイアウトをインバータ回路を例に表わしたもので
ある。
図中１０１はＰ ｃ ｈ ＩＩ電源供給源で通常ＶＤＤ
のアルミ配線である。Ｐｃｈｈランジスタのソース部で
ある０図中１０２はポリシリコンの配線である０図中１
０３はＰＣｈトランジスタを構成するフィールド領域で
ある。図中１０４はＰｃＨトランジスタ領域のドレイン
部である。
のアルミ配線である。Ｐｃｈｈランジスタのソース部で
ある０図中１０２はポリシリコンの配線である０図中１
０３はＰＣｈトランジスタを構成するフィールド領域で
ある。図中１０４はＰｃＨトランジスタ領域のドレイン
部である。
フィールド１０３とアルミ配線１０５を接続する為にコ
ンタクトという穴を開は導通させている。
ンタクトという穴を開は導通させている。
図中１０５はこのトランジスタのＰｃｈ、Ｎｃｈのドレ
イン部分を接続し、出力信号などを伝達する為のアルミ
配線である。図中１０６はＮＣＨＣＭトランジスタのド
レイン部である。フィールド１０７とアルミ配線１０５
を接続する為にコンタクトという穴を開け４通させてい
る０図中１０７はＮｃｈ側トランジスタ構成するフィー
ルド部分である０図中１０８はＧＮＤレヘレベ電源供給
源である。１０９はＰｃｈｌ−ランジスタのゲート部分
である０図中１１０はＮｃｈトランジスタのゲート部分
である。
イン部分を接続し、出力信号などを伝達する為のアルミ
配線である。図中１０６はＮＣＨＣＭトランジスタのド
レイン部である。フィールド１０７とアルミ配線１０５
を接続する為にコンタクトという穴を開け４通させてい
る０図中１０７はＮｃｈ側トランジスタ構成するフィー
ルド部分である０図中１０８はＧＮＤレヘレベ電源供給
源である。１０９はＰｃｈｌ−ランジスタのゲート部分
である０図中１１０はＮｃｈトランジスタのゲート部分
である。
ＣＭＯＳトランジスタは以上の構成でつくられる。
第２図は本発明のＣＭＯＳ Ｉ Ｃの断面図である。
図中２０１はＰｃｈとＮｃｈを接続するコンタクトであ
る。第１図で説明すると１０４と１０５と１０６の領域
を指す。図中２０２はＰｃｈ）ランジスタのソース、も
しくはドレイン部分である。
る。第１図で説明すると１０４と１０５と１０６の領域
を指す。図中２０２はＰｃｈ）ランジスタのソース、も
しくはドレイン部分である。
２０４も同様で、２０２がソースの設定をすれば２０４
はドレインに、２０２がドレインの設定をすれば２０４
はソースに、それぞれ設定できる。
はドレインに、２０２がドレインの設定をすれば２０４
はソースに、それぞれ設定できる。
図中２０３はＰｃｈｔ−ランジスタのゲート部分である
０図中２０５はソース、もしくはドレインの信号をアル
ミ配線と接続する為のコンタクトである０図中２０６は
Ｎｃｈ側トランジスタのソースもしくはドレイン領域を
構成するフィールド部である０図中２０７はＮｃｈトラ
ンジスタのゲート部分である。
０図中２０５はソース、もしくはドレインの信号をアル
ミ配線と接続する為のコンタクトである０図中２０６は
Ｎｃｈ側トランジスタのソースもしくはドレイン領域を
構成するフィールド部である０図中２０７はＮｃｈトラ
ンジスタのゲート部分である。
図中２０８はＮｃｈ側トランジスタのソースもしくはド
レイン部分である。２０６をソースで設定した場合には
２０８をドレインに、２０６をドレインで設定した場合
には２０８をソースに設定する。
レイン部分である。２０６をソースで設定した場合には
２０８をドレインに、２０６をドレインで設定した場合
には２０８をソースに設定する。
本発明は以上述べたように、トランジスタの構成をＰｃ
ｈ領域とＮｃｈ領域とを縦方向に構成する事で従来のト
ランジスタ面積を１／２程度で構成できる。これにより
ＩＣのトランジスタ搭載数が従来と同じ面積で２倍のト
ランジスタを搭載する事が可能である。
ｈ領域とＮｃｈ領域とを縦方向に構成する事で従来のト
ランジスタ面積を１／２程度で構成できる。これにより
ＩＣのトランジスタ搭載数が従来と同じ面積で２倍のト
ランジスタを搭載する事が可能である。
第１図は本発明の半導体装置であるＣＭＯＳトランジス
タのＰｃｈ領域とＮｃｈ領域とを縦積みにした時の構成
図である。第２図は本発明のＣＭｏ５ｚｃの断面図であ
る。 １０１・・・ＶＤＤ、もしくはｖＳＳライン１０２・・
・トランジスタゲート部 １０３・・・Ｐｃｈドレイン部 １０４・・・Ｐｃｈドレイン部出力出力コンタクト１０
５・ドレイン出力部 １０６・・・Ｎｃｈドレイン部出力出力コンタクト１０
７・Ｎｃｈ トランジスタソース部１０８・・・■ＳＳ
、もしくはＶＤＤライン１０９・・・Ｐｃｈ）ランジス
タゲート部１１０・・・Ｎｃｈ ｌ−ランジスタゲート
部２０１・・・Ｐ ｃ ｈ＋ Ｎ ｃ ｈ接続コンタ
クト２０２・・・ＰＣｈトランジスタソース部２０３・
・・Ｐｃｈトランジスタゲート部２０４・・・Ｐｃｈ
トランジスタドレイン部２０５・・・Ｐｃｈ、Ｎｃｈ接
続コンタクト２０６・・・Ｐｃｈ ｌ−ランジスタソー
ス部２０７・・・Ｐｃｈ）ランジスタゲート部２０８・
・・Ｐｃｈ トランジスタドレイン部数 上
タのＰｃｈ領域とＮｃｈ領域とを縦積みにした時の構成
図である。第２図は本発明のＣＭｏ５ｚｃの断面図であ
る。 １０１・・・ＶＤＤ、もしくはｖＳＳライン１０２・・
・トランジスタゲート部 １０３・・・Ｐｃｈドレイン部 １０４・・・Ｐｃｈドレイン部出力出力コンタクト１０
５・ドレイン出力部 １０６・・・Ｎｃｈドレイン部出力出力コンタクト１０
７・Ｎｃｈ トランジスタソース部１０８・・・■ＳＳ
、もしくはＶＤＤライン１０９・・・Ｐｃｈ）ランジス
タゲート部１１０・・・Ｎｃｈ ｌ−ランジスタゲート
部２０１・・・Ｐ ｃ ｈ＋ Ｎ ｃ ｈ接続コンタ
クト２０２・・・ＰＣｈトランジスタソース部２０３・
・・Ｐｃｈトランジスタゲート部２０４・・・Ｐｃｈ
トランジスタドレイン部２０５・・・Ｐｃｈ、Ｎｃｈ接
続コンタクト２０６・・・Ｐｃｈ ｌ−ランジスタソー
ス部２０７・・・Ｐｃｈ）ランジスタゲート部２０８・
・・Ｐｃｈ トランジスタドレイン部数 上
Claims (1)
- ＣＭＯＳトランジスタのＰチャネル領域とＮチャネル領
域とを縦積みに抱合せて構成することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198837A JPH0485872A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198837A JPH0485872A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485872A true JPH0485872A (ja) | 1992-03-18 |
Family
ID=16397745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198837A Pending JPH0485872A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1990
- 1990-07-26 JP JP2198837A patent/JPH0485872A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
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