JPH0485937A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、接合分離型の半導体
集積回路に関するものであり、サージ破壊耐量を改善す
ることのできるものに関するものである。

〔従来の技術〕

第５図ないし第７図を用いて従来の技術について説明す
る。

第５図は従来の接合分層型の半導体集積回路の分離島の
製作工程を示し、従来のかかる接合分離型の半導体集積
回路は、まずＰ型のシリコン基板ｌにアンチモンを拡散
することによりＮ型の埋め込み層２を作り、その上にＮ
型のエピタキシャル層３を成長させる０次に、エピタキ
シャル層３の表面からボロンを半導体基板１にまで拡散
することにより分離領域４を形成し、これらＰ型のシリ
コン基板１および分離領域４とによって接合分離された
Ｎ型の分離島を得る。そして表面に酸化膜７を設け、続
いて、この分離島の中に半導体素子が形成される。

第６図は従来のＮＰＮ）ランジスタの構造を示す、この
場合、第５図に続いてエピタキシャル層３表面からボロ
ンを拡散することによりＰ型のベース領域５を作り、続
いてエピタキシャル層３の表面よりリンを拡散すること
によってエミンタ領域６１およびコレクタコンタクト領
域６２を形成する。そして、酸化膜７に配線コンタクト
用の孔を開口し、アルミニウムによって配線８を形成し
て完成する。

また、第７図は縦型のＰＮＰ　）ランジスタであり、こ
の場合ＮＰＮ）ランジスタと同様にして作られるが、Ｎ
ＰＮ　）ランジスタのベース領域をエミッタとし、エピ
タキシャル層をベースとし、シリコン基板をコレクタと
することでＰＮＰ　）ランジスタが作られる。

〔発明が解決しようとする課題〕

このようにして作られる半導体装置は、すべて固有の降
伏電圧をもっており、もしこの降伏電圧以上の電圧が素
子に印加された場合には、素子自身では制御不可能な降
伏電流が流れることになる。

この降伏電流が小さい場合には、接合は降伏現象に対し
て可逆であり、電圧を取り除けば接合は元の状態に復帰
し何ら異常は発生しない、しかし、もし印加される電圧
が過大であり大きな降伏電流が素子に流れる場合には素
子は永久的な破壊に至ることとなる。

通常、このような破壊を防止するために半導体素子には
印加し得る最大電圧が規定されており、その範囲内で素
子を使用する限りにおいては素子が破壊することは避け
られる。

しかし実際に素子を使用する場合を考えた場合、取り扱
いにおいて発生する静電サージ、使用回路中において誘
起されるラインサージ等、最大電圧を越えた電圧が印加
される可能性が非常に高い。

このようなサージによる素子の破壊が多発することを防
止するために、サージ電圧に対しても先に述べた最大電
圧とは別に規定が設けられており、−船釣には ２００ｐＦ　　　　ＯΩ のコンデンサディスチャージ法において、２００〜３０
０■ のサージ耐性が要求されている。

しかしながら、半導体素子のサイズが縮小されてくると
、素子自身のみでこのようなサージ耐性を持たせること
は物理的に不可能になって来ており、そのためにツェナ
ーダイオードのようなサージ吸収用の素子を組み込むこ
とにより上記のサージ耐性を充たすよう対策が取られて
いる。しかしながら、半導体チップ外部に電極が取り出
される部分は、必ず外来サージが印加される可能性があ
るために、このようなサージ吸収用の素子は取り出し電
極ごとにすべて組み込む必要がある。また、サージ吸収
用の素子を小さくした場合には、それ自身のサージ耐性
が低下しかえって素子全体のサージ耐性を低下させるた
めに、むやみにその太きさを小さくすることはできない
。

このように、従来の構造では大きな面積を持ったサージ
吸収用の素子を取り出し電極すべてに組み込む必要があ
り、特にピン数の大きな素子においては、それが占める
面積がチップ全体の面積を大きく圧迫するという問題が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、チップ面積を増大させることなく、大きなサ
ージ破壊耐量を有する半導体装置を提供することを目的
とする。

〔課題を解決するための手段〕

この発明にかかる半導体装置は、素子が形成されている
分離島の降伏電圧を、素子自身の降伏電圧よりも小さく
し、分離島自身をサージ吸収用として利用するようにし
たものである。

〔作用〕

この発明においては、分離島内部の素子の降伏電圧より
も、分離島の降伏電圧の方を小さくしたので、素子にサ
ージが印加された場合には先に分離島が降伏してサージ
を吸収するので素子が破壊することを防止することがで
きる。また、分離島の大きさは充分に大きいので分離島
のサージ耐性により、全体のサージ耐性が低下すること
もない。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図ないし第４図は、それぞれ本発明の第１ないし第
４の実施例による半導体装置の断面構造を示すものであ
り、これらの図において、１はシリコン基板、２は埋め
込み層、３はエピタキシャル成長層、４は分ａＳ域、５
はＮＰＮ）ランジスタのベース領域及びＰＮＰ　）ラン
ジスタのエミッタ領域、６１はＮＰＮ　）ランジスタの
エミッタ領域、６２はＮＰＮ　）ランジスタのコレクタ
コンタクト領域およびＰＮＰ　）ランジスタのベースコ
ンタクト領域、７は酸化膜、８はアルミニウム配線、９
はリン拡散傾城である。

まず、本発明の第１の実施例について第１図を用いて説
明する。

第１図はＮＰＮ　）ランジスタに関しての例であり、分
離島を形成するところまでは、第５図で説明した従来例
と同様である。第１図の例では分離島を形成した後に、
ＮＰＮ）ランジスタが作られている部分を含まないよう
にして、分離領域４近傍のエピタキシャル層９のみにリ
ンを拡散することによって、その部分の不純物濃度を高
くしている。そしてこの不純物濃度は、分ｊｌｌ　＊！
Ｉ域４とエピタキシャル層３が作る接合の降伏電圧が、
ＮＰＮトランジスタのエミッタ・コレクタ間降伏電圧よ
りも小さくなるように選ばれる。

続いて、ベース領域５、エミッタ領域６１、コレクタコ
ンタクト領域６２、そしてアルミニウム配線８が第６図
と同様にして形成される。

このようにして製作されたＮＰＮ）ランジスタにおいて
は、コレクタコンタクト領域６２にサージが印加された
場合、トランジスタが降伏するよりも先に分離領域４と
エピタキシャル層３間の接合が降伏し、サージがシリコ
ン基板１に抜けることによってトランジスタが破壊する
ことを防止できる。

また、第２図は本発明の第２の実施例による半導体装置
の構造を示しており、本実施例は、ＮＰＮトランジスタ
についての別の実施例である。

この例では、トランジスタの形成方法は第６図に示した
従来例と全く同じである。ただし、埋め込み層２と基板
１との接合の降伏電圧がトランジスタのエミッタ・コレ
クタ間降伏電圧よりも小さくなるよう、分ｊｉ１１ｉ域
４と埋め込み層２との距離りが設定されているところが
異なる０分Ｉｔ　ｆｉｌ域４と埋め込み層２は共に高濃
度であるために、両者の距＠Ｌが小さくなると埋め込み
層２の降伏電圧が低下するのである。

また、第２図において距離りを小さくせずに、シリコン
基板１の不純物濃度を高くすると、埋め込み層２とシリ
コン基板１との降伏電圧が低下し、上記実施例と同様の
効果が得られる。

また、第３図は本発明の第３の実施例による半導体装置
の構造を示すもので、本実施例は縦型ＰＮＰ）ランジス
タについての実施例である。

従来構造のＰＮＰ　）ランジスタには埋め込み層２は作
り込まれない、これは、埋め込み層２が存在することに
よって、エミッタ５から注入された少数キャリアのベー
ス３中での輸送効率が低下する結果、電流増幅率が低下
するからである。しかし、この例では、敢えてＰＮＰ　
）ランジスタに埋め込み層２を設けることにより、エミ
ッタにサージが印加された場合に降伏が埋め込み層２と
シリコン基板１との間で起こるようにしている。そして
そのエミッタ・コレクタ間降伏電圧は、埋め込み層２と
半導体基板１および分離領域が形成する接合の降伏電圧
により決定している。

エミッタにサージが印加された場合には、第３図の実施
例と同じく埋め込み層と基板との接合によってサージが
吸収されるのでトランジスタが破壊することを防止する
ことができる。

また、従来構造では、降伏は分離領域の表面という狭い
領域で発生するために破壊に至りやすく、また破壊に至
らない場合でも、降伏によって発生したホットキャリア
が酸化膜中に注入されることにより素子の特性変動を招
きやすい、しかしながら、埋め込み層２とシリコン基板
１との間で降伏が起こるようにすると、降伏が埋め込み
層２の広い領域で起こるようになるためサージ耐性が向
上し、また降伏が表面ではなくバルク中で起こるために
ホットキャリアに起因する問題も存在しない。

次に本発明の第４の実施例を第４図を用いて説明する。

第４図は上記１１３の実施例と同じく縦型ＰＮＰトラン
ジスタについての実施例である。この例では、埋め込み
層２を設けることによる電流増幅率の低下を避けるため
に、エミッタ領域下において埋め込み層２を除去してい
る。この場合、エミッタから注入された少数キャリアは
埋め込み層で阻止されることなく、この除去された部分
を這ってコレクタ領域に到達することができるので輸送
効率の低下が抑えられ、電流増幅率の低下を避けること
ができる。そして、エミッタにサージが印加された場合
には、第３図の実施例と同じく埋め込み層と基板との接
合によってサージが吸収されるのでトランジスタの破壊
を防止することができる。

なお、以上の実施例では特にＮＰＮおよびＰＮＰトラン
ジスタについて説明したが、他の半導体素子でも同様の
効果があることはもちろんである。

〔発明の効果〕

以上説明したように、本発明によれば、素子が形成され
ている分離島の降伏電圧を、素子自身の降伏電圧よりも
小さくし、分離島自身をサージ吸収用として利用するよ
うにしたので、別途サージ吸収用の素子を組み入れるこ
となしに、分離島によってサージ吸収が可能となり、チ
ップ面積の縮う 小に牛非常に効果がある。また、プロセス工程の必要も
ほとんどなく、最小限で済むのでコストアップを招くこ
ともない。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置の構造
をＮＰＮ　トランジスタに関して示した断面図、第２図
は本発明の第２の実施例による半導体装置の構造をＮＰ
Ｎ）ランジスタに関して示した断面図、第３図は本発明
の第３の実施例による半導体装置の構造をＰＮＰ　）ラ
ンジスタに関して示した断面図、第４図は本発明の第４
の実施例による半導体装置の構造をＰＮＰ　）ランジス
タに関して示した断面図、第５図は従来の半導体装置の
分離島の製作工程を示す断面図、第６図は従来のＮＰＮ
）ランジスタの構造を示す断面図、第７図は従来の縦型
ＰＮＰ　トランジスタの構造を示す断面図である。 図において、１はシリコン基板、２は埋め込み層、３は
エピタキシャル層、４は分Ｍｎ域、５はＮＰＮ）ランジ
スタのベース領域およびＰＮＰ　）ランジスタのエミッ
タ領域、６１はＮＰＮ　トランジスタのエミッタ領域、
６２はＮＰＮ）ランジスタのコレクタコンタクト領域お
よびＰＮＰトランジスタのベースコンタクト領域、７は
酸化膜、８はアルミニウム配線、９はエピタキシャル層
へのリン拡散領域である。 なお、図中、同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 その上に設けられた第２導電型の半導体層と、前記半導
   体基板と第２導電型層との界面に設けられた第２導電型
   の埋め込み層と、 前記第２導電型層の表面から前記半導体基板にまで貫通
   する第１導電型の分離領域とからなる接合分離型の半導
   体集積回路において、 前記分離領域と半導体基板とによって接合分離された前
   記第２導電型層の島領域が前記半導体基板および分離領
   域に対して持つ降伏電圧は、該島領域内に形成される半
   導体素子が半導体基板電位に対して持つ降伏電圧の内の
   少なくとも一つより小さく設定されていることを特徴と
   する半導体装置。
2. （２）前記接合分離された島領域が半導体基板および分
   離領域に対して持つ降伏電圧は、前記埋め込み層と前記
   半導体基板とで形成される接合の降伏電圧、あるいは、
   前記分離領域と前記半導体層とで形成される接合の降伏
   電圧により決まっていることを特徴とする請求項１記載
   の半導体装置。