JPH0846181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0846181A JPH0846181A JP6176381A JP17638194A JPH0846181A JP H0846181 A JPH0846181 A JP H0846181A JP 6176381 A JP6176381 A JP 6176381A JP 17638194 A JP17638194 A JP 17638194A JP H0846181 A JPH0846181 A JP H0846181A
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Abstract
(57)【要約】
【目的】二次元電子ガスを利用する電界効果トランジス
タにおいて、イオン注入により素子分離を行う。 【構成】ＳｉドープのＧａＡｓキャップ層１４およびＳ
ｉドープのＡｌＧａＡｓ電子供給層１３を高抵抗化する
ために、ボロン（Ｂ）イオンを二重注入し素子分離領域
１６を形成する。この後、ＧａＡｓキャップ層１４の素
子分離領域１６を３０ｎｍから５０ｎｍエッチング除去
する。
タにおいて、イオン注入により素子分離を行う。 【構成】ＳｉドープのＧａＡｓキャップ層１４およびＳ
ｉドープのＡｌＧａＡｓ電子供給層１３を高抵抗化する
ために、ボロン（Ｂ）イオンを二重注入し素子分離領域
１６を形成する。この後、ＧａＡｓキャップ層１４の素
子分離領域１６を３０ｎｍから５０ｎｍエッチング除去
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にヘテロ接合を有する二次元電子ガスを利用し
た電界効果トランジスタの素子分離方法に関する。
関し、特にヘテロ接合を有する二次元電子ガスを利用し
た電界効果トランジスタの素子分離方法に関する。
【０００２】
【従来の技術】ヘテロ接合を有し二次元電子ガスを利用
した電界効果トランジスタは、高い電子移動度が得られ
る為、高速動作のトランジスタが得られる。この電界効
果トランジスタは、半絶縁性ＧａＡｓ基板上にノンドー
プのＧａＡｓバッファ層、二次元電子ガスが蓄積される
ノンドープのＧａＡｓチャネル層、ＳｉドープのＡｌＧ
ａＡｓ電子供給層、ソース抵抗の低減を目的としたＳｉ
ドープＧａＡｓキャップ層が順次形成された構造となっ
ている。この二次元電子ガス電界効果トランジスタの素
子間分離の方法として、少なくとも、キャップ層、電子
供給層及びチャネル層をエッチング除去する方法があ
る。又、特開昭５９−２２７１６６号公報にはイオン注
入による素子間分離方法が提案されている。以下このイ
オン注入方法について説明する。
した電界効果トランジスタは、高い電子移動度が得られ
る為、高速動作のトランジスタが得られる。この電界効
果トランジスタは、半絶縁性ＧａＡｓ基板上にノンドー
プのＧａＡｓバッファ層、二次元電子ガスが蓄積される
ノンドープのＧａＡｓチャネル層、ＳｉドープのＡｌＧ
ａＡｓ電子供給層、ソース抵抗の低減を目的としたＳｉ
ドープＧａＡｓキャップ層が順次形成された構造となっ
ている。この二次元電子ガス電界効果トランジスタの素
子間分離の方法として、少なくとも、キャップ層、電子
供給層及びチャネル層をエッチング除去する方法があ
る。又、特開昭５９−２２７１６６号公報にはイオン注
入による素子間分離方法が提案されている。以下このイ
オン注入方法について説明する。
【０００３】まず図３（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板３１上に分子線エピタキシー法によって、ノ
ンドープのＧａＡｓ層３２を成長し、このＧａＡｓ層３
２上にイオン注入時のマスク膜３３を形成する。次に、
図３（ｂ）に示すように、マスク膜３３の素子分離領域
に対応する部分を選択的にエッチング除去して島状マス
ク膜３３Ａ、３３Ｂを素子形成領域上に残す。次でこの
マスク膜３３Ａ、３３Ｂを利用して、酸素（Ｏ）イオン
をイオン注入法によって素子形成領域の周囲のＧａＡｓ
層３２部分内へ打ち込み、高抵抗化した素子分離領域３
４を形成する。次にマスク膜３３をエッチングにより除
去した後に、図３（ｃ）に示すように、アニール熱処理
によるＡｓ抜け防止のために保護膜３５をＧａＡｓ層３
２全面上に形成する。そしてアニール熱処理を行う。こ
の結果、酸素がドープされ高抵抗化されたＧａＡｓ層３
２での島状の素子形成領域３２Ａ、３２Ｂを相互に絶縁
分離する。熱処理後保護膜３５をエッチング除去する。
ａＡｓ基板３１上に分子線エピタキシー法によって、ノ
ンドープのＧａＡｓ層３２を成長し、このＧａＡｓ層３
２上にイオン注入時のマスク膜３３を形成する。次に、
図３（ｂ）に示すように、マスク膜３３の素子分離領域
に対応する部分を選択的にエッチング除去して島状マス
ク膜３３Ａ、３３Ｂを素子形成領域上に残す。次でこの
マスク膜３３Ａ、３３Ｂを利用して、酸素（Ｏ）イオン
をイオン注入法によって素子形成領域の周囲のＧａＡｓ
層３２部分内へ打ち込み、高抵抗化した素子分離領域３
４を形成する。次にマスク膜３３をエッチングにより除
去した後に、図３（ｃ）に示すように、アニール熱処理
によるＡｓ抜け防止のために保護膜３５をＧａＡｓ層３
２全面上に形成する。そしてアニール熱処理を行う。こ
の結果、酸素がドープされ高抵抗化されたＧａＡｓ層３
２での島状の素子形成領域３２Ａ、３２Ｂを相互に絶縁
分離する。熱処理後保護膜３５をエッチング除去する。
【０００４】次に、分子線エピタキシャル成長装置に
て、図３（ｄ）に示すように、Ｓｉドープのｎ−ＡｌＧ
ａＡｓ層（電子供給層）３７をＧａＡｓ層３２上にエピ
タキシャル成長させ、ヘテロ接合させる。その後、図３
（ｅ）に示すように、金ゲルマニウム／金（ＡｕＧｅ／
Ａｕ）のソース電極３８Ａ、３８Ｂおよびドレイン電極
３９Ａ、３９ＢをＡｌＧａＡｓ層３７上に形成し、熱処
理により、オーミック接触のための合金化を行う。そし
て、チタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）またはアル
ミニウム（Ａｌ）のゲート電極４０Ａ、４０Ｂを先に形
成したソース電極とドレイン電極の間に形成する。この
ようにして、２個の電界効果トランジスタが高抵抗化し
た素子分離領域３４によって素子分離されて作られてい
る。
て、図３（ｄ）に示すように、Ｓｉドープのｎ−ＡｌＧ
ａＡｓ層（電子供給層）３７をＧａＡｓ層３２上にエピ
タキシャル成長させ、ヘテロ接合させる。その後、図３
（ｅ）に示すように、金ゲルマニウム／金（ＡｕＧｅ／
Ａｕ）のソース電極３８Ａ、３８Ｂおよびドレイン電極
３９Ａ、３９ＢをＡｌＧａＡｓ層３７上に形成し、熱処
理により、オーミック接触のための合金化を行う。そし
て、チタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）またはアル
ミニウム（Ａｌ）のゲート電極４０Ａ、４０Ｂを先に形
成したソース電極とドレイン電極の間に形成する。この
ようにして、２個の電界効果トランジスタが高抵抗化し
た素子分離領域３４によって素子分離されて作られてい
る。
【０００５】
【発明が解決しようとする課題】上述した二次元電子ガ
スを利用する電界効果トランジスタの素子間分離を行う
方法の内、エッチングによる素子間分離では、キャップ
層の厚さが１００ｎｍ、電子供給層の厚さが５０ｎｍ、
チャネル層の厚さが６０ｎｍである場合、２１０ｎｍ以
上の深さのエッチングを行ない溝を形成する必要があ
る。このエッチングによる溝の形成が素子分離に効果が
あっても、通常、素子分離領域上には電極や配線が形成
され、また、これらの配線や電極は素子分離されていな
い領域（能動領域）上の電極に接続されることが多い。
例えば、電界効果トランジスタの能動領域内の電子供給
層上に形成される微細ゲート電極と素子分離領域内のバ
ッファ層上に形成されるゲート電圧供給電極パッドの接
続のためには、この例では２００ｎｍ以上の段差を介し
て接続を行う必要があり、このように、エッチングによ
る段差が大きいとき、微細なゲート電極や配線が段差部
分で断線するという問題があった。
スを利用する電界効果トランジスタの素子間分離を行う
方法の内、エッチングによる素子間分離では、キャップ
層の厚さが１００ｎｍ、電子供給層の厚さが５０ｎｍ、
チャネル層の厚さが６０ｎｍである場合、２１０ｎｍ以
上の深さのエッチングを行ない溝を形成する必要があ
る。このエッチングによる溝の形成が素子分離に効果が
あっても、通常、素子分離領域上には電極や配線が形成
され、また、これらの配線や電極は素子分離されていな
い領域（能動領域）上の電極に接続されることが多い。
例えば、電界効果トランジスタの能動領域内の電子供給
層上に形成される微細ゲート電極と素子分離領域内のバ
ッファ層上に形成されるゲート電圧供給電極パッドの接
続のためには、この例では２００ｎｍ以上の段差を介し
て接続を行う必要があり、このように、エッチングによ
る段差が大きいとき、微細なゲート電極や配線が段差部
分で断線するという問題があった。
【０００６】また、図３で説明したイオン注入による素
子間分離の方法では、素子はｎ−ＡｌＧａＡｓ層３７に
より接続されており、電界効果トランジスタの動作がノ
ーマリーオンである（ゲート電圧０Ｖでソースドレイン
間に電流が流れる）場合は、このような素子分離法で
は、素子が分離されていないことになる。また、先に述
べたようにソース抵抗の低減を図るために、Ｓｉドープ
のＡｌＧａＡｓ電子供給層上にＳｉドープＧａＡｓキャ
ップ層がエピタキシャル成長される場合があり、この場
合にも、イオン注入法による素子間分離では、Ｓｉドー
プＧａＡｓ層により素子が接続され、素子間分離が行わ
れていないことになる。さらに、この方法では、素子分
離後、ＡｌＧａＡｓ（電子供給層）３７がエピタキシャ
ル再成長されており、このため、ＡｌＧａＡｓ（電子供
給層）とＧａＡｓ層３２との界面に残存する炭素（Ｃ）
等の不純物による界面準位の発生により、電界効果トラ
ンジスタの特性劣化を引き起こす可能性がある。
子間分離の方法では、素子はｎ−ＡｌＧａＡｓ層３７に
より接続されており、電界効果トランジスタの動作がノ
ーマリーオンである（ゲート電圧０Ｖでソースドレイン
間に電流が流れる）場合は、このような素子分離法で
は、素子が分離されていないことになる。また、先に述
べたようにソース抵抗の低減を図るために、Ｓｉドープ
のＡｌＧａＡｓ電子供給層上にＳｉドープＧａＡｓキャ
ップ層がエピタキシャル成長される場合があり、この場
合にも、イオン注入法による素子間分離では、Ｓｉドー
プＧａＡｓ層により素子が接続され、素子間分離が行わ
れていないことになる。さらに、この方法では、素子分
離後、ＡｌＧａＡｓ（電子供給層）３７がエピタキシャ
ル再成長されており、このため、ＡｌＧａＡｓ（電子供
給層）とＧａＡｓ層３２との界面に残存する炭素（Ｃ）
等の不純物による界面準位の発生により、電界効果トラ
ンジスタの特性劣化を引き起こす可能性がある。
【０００７】本発明の目的は、このような従来の欠点を
除去せしめて、イオン注入により素子分離を行い、断線
や特性劣化を生じることのない信頼性の向上した半導体
装置の製造方法を提供することにある。
除去せしめて、イオン注入により素子分離を行い、断線
や特性劣化を生じることのない信頼性の向上した半導体
装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半絶縁性半導体基板上にバッファ層とチャネ
ル層と二次元電子ガスを供給する電子供給層及びキャッ
プ層を順次形成する工程と、このキャップ層上に素子分
離領域に対応する部分が開口されたマスク膜を形成する
工程と、このマスク膜を用い不純物をイオン注入し前記
バッファ層の内部に達する高抵抗層を形成する工程とを
含むことを特徴とするものである。
造方法は、半絶縁性半導体基板上にバッファ層とチャネ
ル層と二次元電子ガスを供給する電子供給層及びキャッ
プ層を順次形成する工程と、このキャップ層上に素子分
離領域に対応する部分が開口されたマスク膜を形成する
工程と、このマスク膜を用い不純物をイオン注入し前記
バッファ層の内部に達する高抵抗層を形成する工程とを
含むことを特徴とするものである。
【０００９】
【作用】不純物のインオン注入による層の高抵抗化は、
イオン注入のダメージによって発生する格子欠陥による
効果と、注入前に層中に存在した不純物がイオン注入の
ダメージにより発生した欠陥ないしは注入イオンと構成
した複合体の効果により、層中のドーピング元素の活性
化率を低下させることにより生ずるものと言われてい
る。このため、不純物のイオン注入によって格子欠陥な
いしは複合体形成が、イオン注入時にキャップ層と電子
供給層に発生し、この効果により、不純物がドーピング
されたキャップ層および電子供給層が不活性化される。
イオン注入のダメージによって発生する格子欠陥による
効果と、注入前に層中に存在した不純物がイオン注入の
ダメージにより発生した欠陥ないしは注入イオンと構成
した複合体の効果により、層中のドーピング元素の活性
化率を低下させることにより生ずるものと言われてい
る。このため、不純物のイオン注入によって格子欠陥な
いしは複合体形成が、イオン注入時にキャップ層と電子
供給層に発生し、この効果により、不純物がドーピング
されたキャップ層および電子供給層が不活性化される。
【００１０】
【実施例】次に、図面を参照して本発明の実施例につい
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明する為の工程順に示したは半導体チップの断面
図である。
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明する為の工程順に示したは半導体チップの断面
図である。
【００１１】まず図１（ａ）に示すように、半絶縁性の
ＧａＡｓ基板１１上に順次、バッファ層とチャネル層を
兼ねたノンドープのＧａＡｓ層１２（例えば厚さ１μ
ｍ）を成長し、ついで、ＳｉドープのＡｌＧａＡｓ電子
供給層１３（例えば厚さ４０ｎｍ、Ｓｉドープ量２ｘ１
０18ｃｍ-3）を成長し、次いで、ＳｉドープのＧａＡｓ
キャップ層１４（例えば、厚さ８０ｎｍ Ｓｉドープ量
３ｘ１０18ｃｍ-3）を成長する。
ＧａＡｓ基板１１上に順次、バッファ層とチャネル層を
兼ねたノンドープのＧａＡｓ層１２（例えば厚さ１μ
ｍ）を成長し、ついで、ＳｉドープのＡｌＧａＡｓ電子
供給層１３（例えば厚さ４０ｎｍ、Ｓｉドープ量２ｘ１
０18ｃｍ-3）を成長し、次いで、ＳｉドープのＧａＡｓ
キャップ層１４（例えば、厚さ８０ｎｍ Ｓｉドープ量
３ｘ１０18ｃｍ-3）を成長する。
【００１２】次いで、図１（ｂ）に示すように、このＧ
ａＡｓキャップ層１４の上にイオン注入時のマスク膜１
５（例えば、厚さ１．５μｍのヘキストジャパン社製レ
ジストＡＺ１３５０Ｊ）を形成し、素子分離領域に対応
する部分を露光現像により除去し、島状マスク膜１５
Ａ、１５Ｂを素子形成領域に残す。次でこのマスク膜１
５Ａ、１５Ｂを利用して、イオン（例えば、ボロン
（Ｂ））を素子形成領域の周囲に打ち込み、ＧａＡｓ層
１２中に達する高抵抗化した素子分離領域１６を形成す
る。この場合、注入されたイオンは、ＧａＡｓキャップ
層１４を高抵抗化するために、加速電圧を３０ｋＶ、イ
オン注入量を１ｘ１０13ｃｍ-2、また、ＡｌＧａＡｓ電
子供給層１３を高抵抗化するために、加速電圧５０ｋ
Ｖ、イオン注入量１ｘ１０13ｃｍ-2の条件での注入を連
続して行っている。
ａＡｓキャップ層１４の上にイオン注入時のマスク膜１
５（例えば、厚さ１．５μｍのヘキストジャパン社製レ
ジストＡＺ１３５０Ｊ）を形成し、素子分離領域に対応
する部分を露光現像により除去し、島状マスク膜１５
Ａ、１５Ｂを素子形成領域に残す。次でこのマスク膜１
５Ａ、１５Ｂを利用して、イオン（例えば、ボロン
（Ｂ））を素子形成領域の周囲に打ち込み、ＧａＡｓ層
１２中に達する高抵抗化した素子分離領域１６を形成す
る。この場合、注入されたイオンは、ＧａＡｓキャップ
層１４を高抵抗化するために、加速電圧を３０ｋＶ、イ
オン注入量を１ｘ１０13ｃｍ-2、また、ＡｌＧａＡｓ電
子供給層１３を高抵抗化するために、加速電圧５０ｋ
Ｖ、イオン注入量１ｘ１０13ｃｍ-2の条件での注入を連
続して行っている。
【００１３】次いで、図１（ｃ）に示すように、リーク
電流の発生を防止する為にイオン注入領域のＧａＡｓキ
ャップ層１４の表面を３０〜５０ｎｍエッチング除去す
る。このエッチング領域１４Ａ、１４Ｂが島状の素子領
域を相互に絶縁分離する。この条件の場合、１ｍｍ角で
２５００ＭΩのシート抵抗を有する絶縁領域が得られ
る。
電流の発生を防止する為にイオン注入領域のＧａＡｓキ
ャップ層１４の表面を３０〜５０ｎｍエッチング除去す
る。このエッチング領域１４Ａ、１４Ｂが島状の素子領
域を相互に絶縁分離する。この条件の場合、１ｍｍ角で
２５００ＭΩのシート抵抗を有する絶縁領域が得られ
る。
【００１４】その後、図１（ｄ）に示すように、金ゲル
マニウム／金（ＡｕＧｅ／Ａｕ）のソース電極１７Ａ、
１７Ｂおよびドレイン電極１８Ａ、１８ＢをＧａＡｓキ
ャップ層１４上に形成し、熱処理によりオーミック接触
のための合金化を行う。そして、ソース電極とドレイン
電極間のＧａＡｓキャップ層の一部を除去して、ＡｌＧ
ａＡｓ層１３を露呈させ、チタン／白金／金（Ｔｉ／Ｐ
ｔ／Ａｕ）または、アルミニウム（Ａｌ）または、チタ
ン／アルミニウム（Ｔｉ／Ａｌ）のゲート電極１９Ａ、
１９Ｂを露呈させたＡｌＧａＡｓ層１３上に形成し、シ
ョットキー障壁を形成する。このようにして、２個の電
界効果トランジスタが高抵抗化した素子分離領域１６に
よって絶縁分離されて作られる。
マニウム／金（ＡｕＧｅ／Ａｕ）のソース電極１７Ａ、
１７Ｂおよびドレイン電極１８Ａ、１８ＢをＧａＡｓキ
ャップ層１４上に形成し、熱処理によりオーミック接触
のための合金化を行う。そして、ソース電極とドレイン
電極間のＧａＡｓキャップ層の一部を除去して、ＡｌＧ
ａＡｓ層１３を露呈させ、チタン／白金／金（Ｔｉ／Ｐ
ｔ／Ａｕ）または、アルミニウム（Ａｌ）または、チタ
ン／アルミニウム（Ｔｉ／Ａｌ）のゲート電極１９Ａ、
１９Ｂを露呈させたＡｌＧａＡｓ層１３上に形成し、シ
ョットキー障壁を形成する。このようにして、２個の電
界効果トランジスタが高抵抗化した素子分離領域１６に
よって絶縁分離されて作られる。
【００１５】本第１の実施例では、二回目のＢのイオン
注入で加速電圧５０ｋＶを用いたが、７０ｋＶを用いる
ことも可能で、このときは、１ｍｍ角で１６００ＭΩか
ら１７００ＭΩのシート抵抗を有する高抵抗領域を得る
ことが可能である。
注入で加速電圧５０ｋＶを用いたが、７０ｋＶを用いる
ことも可能で、このときは、１ｍｍ角で１６００ＭΩか
ら１７００ＭΩのシート抵抗を有する高抵抗領域を得る
ことが可能である。
【００１６】また、本実施例では、ＳｉドープのＧａＡ
ｓキャップ層の厚さが、８０ｎｍの場合の例を示した
が、ＧａＡｓキャップ層の厚さが５０ｎｍの場合は、１
回目のイオ注入条件として、加速電圧１０ｋＶ、イオン
注入量１ｘ１０13ｃｍ-2、二回目のイオン注入条件とし
て加速電圧４０ｋＶ、イオン注入量１ｘ１０13ｃｍ-2を
用いて、エッチング除去するキャップ層の厚さを１０〜
２０ｎｍとすれば、１ｍｍ角で２５００ＭΩ以上のシー
ト抵抗を有する絶縁領域を得ることが可能である。尚、
図１の構造において素子分離領域を深さ２００ｎｍウエ
ットエッチングした場合、１ｍｍ角のシート抵抗は約１
２５０ＭΩである。また、本実施例における１回目と２
回目の注入の順番は、逆であっても問題ない。
ｓキャップ層の厚さが、８０ｎｍの場合の例を示した
が、ＧａＡｓキャップ層の厚さが５０ｎｍの場合は、１
回目のイオ注入条件として、加速電圧１０ｋＶ、イオン
注入量１ｘ１０13ｃｍ-2、二回目のイオン注入条件とし
て加速電圧４０ｋＶ、イオン注入量１ｘ１０13ｃｍ-2を
用いて、エッチング除去するキャップ層の厚さを１０〜
２０ｎｍとすれば、１ｍｍ角で２５００ＭΩ以上のシー
ト抵抗を有する絶縁領域を得ることが可能である。尚、
図１の構造において素子分離領域を深さ２００ｎｍウエ
ットエッチングした場合、１ｍｍ角のシート抵抗は約１
２５０ＭΩである。また、本実施例における１回目と２
回目の注入の順番は、逆であっても問題ない。
【００１７】図２は、本発明の第２の実施例を説明する
為の工程順に示した半導体チップの断面図であり、ゲー
ト長が０．１μｍ以下に微細化され、数十ｎｍの段差で
もゲート電極の段差部分での切断が問題となるとき、Ｇ
ａＡｓキャップ層を数十ｎｍの厚さで全面に亘って除去
することにより基板の平坦化を図り、段差部分でのゲー
ト電極切断及びリーク電流の問題を回避する場合の実施
例である。
為の工程順に示した半導体チップの断面図であり、ゲー
ト長が０．１μｍ以下に微細化され、数十ｎｍの段差で
もゲート電極の段差部分での切断が問題となるとき、Ｇ
ａＡｓキャップ層を数十ｎｍの厚さで全面に亘って除去
することにより基板の平坦化を図り、段差部分でのゲー
ト電極切断及びリーク電流の問題を回避する場合の実施
例である。
【００１８】まず、図２（ａ）に示すように、半絶縁性
のＧａＡｓ基板２１上に順次、ノンドープのＧａＡｓバ
ッファ層２２（例えば厚さ１μｍ）を成長し、次いでノ
ンドープのＩｎＧａＡｓチャネル層２３（例えば厚さ１
５ｎｍ）を成長し、次いでＳｉドープのＡｌＧａＡｓ電
子供給層２４（例えば厚さ４０ｎｍ、Ｓｉドープ量２ｘ
１０18ｃｍ-3）を成長し、次いで、ＳｉドープのＧａＡ
ｓキャップ層２５（例えば、厚さ８０ｎｍ、Ｓｉドープ
量２ｘ１０18ｃｍ-3）を成長する。
のＧａＡｓ基板２１上に順次、ノンドープのＧａＡｓバ
ッファ層２２（例えば厚さ１μｍ）を成長し、次いでノ
ンドープのＩｎＧａＡｓチャネル層２３（例えば厚さ１
５ｎｍ）を成長し、次いでＳｉドープのＡｌＧａＡｓ電
子供給層２４（例えば厚さ４０ｎｍ、Ｓｉドープ量２ｘ
１０18ｃｍ-3）を成長し、次いで、ＳｉドープのＧａＡ
ｓキャップ層２５（例えば、厚さ８０ｎｍ、Ｓｉドープ
量２ｘ１０18ｃｍ-3）を成長する。
【００１９】次に、図２（ｂ）に示すように、このＧａ
Ａｓキャップ層２５の上のイオン注入時のマスク膜２６
（例えば、厚さ１．５μｍのヘキストジャパン社製レジ
ストＡＺ１３５０Ｊ）を形成し、素子分離領域に対応す
る部分を露光現像により除去し、島状マスク膜２６Ａ、
２６Ｂを素子形成領域上に残す。このマスク膜２６Ａ、
２６Ｂを利用して、イオン（例えば、ボロン（Ｂ）イオ
ン）を素子形成領域の周囲に注入により打ち込み、高抵
抗化した素子分離領域２７を形成する。この時、ＧａＡ
ｓキャップ層２５を高抵抗化するために、加速電圧３０
ｋＶ、イオン注入量１ｘ１０13ｃｍ-2また、Ｓｉドープ
のＡｌＧａＡｓ電子供給層２４を高抵抗化するために、
加速電圧５０ｋＶ、イオン注入量１ｘ１０13ｃｍ-2の注
入を行う。
Ａｓキャップ層２５の上のイオン注入時のマスク膜２６
（例えば、厚さ１．５μｍのヘキストジャパン社製レジ
ストＡＺ１３５０Ｊ）を形成し、素子分離領域に対応す
る部分を露光現像により除去し、島状マスク膜２６Ａ、
２６Ｂを素子形成領域上に残す。このマスク膜２６Ａ、
２６Ｂを利用して、イオン（例えば、ボロン（Ｂ）イオ
ン）を素子形成領域の周囲に注入により打ち込み、高抵
抗化した素子分離領域２７を形成する。この時、ＧａＡ
ｓキャップ層２５を高抵抗化するために、加速電圧３０
ｋＶ、イオン注入量１ｘ１０13ｃｍ-2また、Ｓｉドープ
のＡｌＧａＡｓ電子供給層２４を高抵抗化するために、
加速電圧５０ｋＶ、イオン注入量１ｘ１０13ｃｍ-2の注
入を行う。
【００２０】次に図２（ｃ）に示すように、基板全面の
ＧａＡｓキャップ層２５を３０〜５０ｎｍエッチング除
去し、基板の平坦化を行う。このエッチングされた素子
分離領域２７が島状の素子領域を相互に絶縁分離する。
ＧａＡｓキャップ層２５を３０〜５０ｎｍエッチング除
去し、基板の平坦化を行う。このエッチングされた素子
分離領域２７が島状の素子領域を相互に絶縁分離する。
【００２１】その後、図２（ｄ）に示すように、金ゲル
マニウム／金（ＡｌＧｅ／Ａｕ）のソース電極２８Ａ、
２８Ｂおよびドレイン電極２９Ａ、２９ＢをＧａＡｓキ
ャップ層２５上に形成し、熱処理によりオーミック接触
のためにの合金化を行う。そして、ソース電極とドレイ
ン電極間のＧａＡｓキャップ層の一部を除去して、Ａｌ
ＧａＡｓ電子供給層を露呈させ、チタン／白金／金（Ｔ
ｉ／Ｐｔ／Ａｕ）または、アルミニウム（Ａｌ）また
は、チタン／アルミニウム（Ｔｉ／Ａｌ）のゲート電極
２０Ａ、２０ＢをＡｌＧａＡｓ電子供給層２４上に形成
し、ショットキー障壁を形成する。
マニウム／金（ＡｌＧｅ／Ａｕ）のソース電極２８Ａ、
２８Ｂおよびドレイン電極２９Ａ、２９ＢをＧａＡｓキ
ャップ層２５上に形成し、熱処理によりオーミック接触
のためにの合金化を行う。そして、ソース電極とドレイ
ン電極間のＧａＡｓキャップ層の一部を除去して、Ａｌ
ＧａＡｓ電子供給層を露呈させ、チタン／白金／金（Ｔ
ｉ／Ｐｔ／Ａｕ）または、アルミニウム（Ａｌ）また
は、チタン／アルミニウム（Ｔｉ／Ａｌ）のゲート電極
２０Ａ、２０ＢをＡｌＧａＡｓ電子供給層２４上に形成
し、ショットキー障壁を形成する。
【００２２】このようにして、２個の電界効果トランジ
スタが高抵抗化した素子分離領域２７によって絶縁分離
されて作られる。しかもゲート電極部の段差も小さい為
配線に断線を生ずることはなくなる。
スタが高抵抗化した素子分離領域２７によって絶縁分離
されて作られる。しかもゲート電極部の段差も小さい為
配線に断線を生ずることはなくなる。
【００２３】本第２の実施例では、二回目のＢイオン注
入で加速電圧５０ｋＶを用いたが、７０ｋＶを用いるこ
とも可能で、このときは、１ｍｍ角で１６００〜１７０
０ＭΩのシート抵抗を有する高抵抗領域を得ることが可
能である。
入で加速電圧５０ｋＶを用いたが、７０ｋＶを用いるこ
とも可能で、このときは、１ｍｍ角で１６００〜１７０
０ＭΩのシート抵抗を有する高抵抗領域を得ることが可
能である。
【００２４】また、本第２の実施例はＳｉドープのＧａ
Ａｓキャップ層２５の厚さが８０ｎｍの場合の例を示し
たが、ＧａＡｓキャップ層２５の厚さが５０ｎｍの場合
は、１回目のイオン注入条件として、加速電圧１０ｋ
Ｖ、イオン注入量１ｘ１０13ｃｍ-2を用い、二回目のイ
オン注入条件として、加速電圧４０ｋＶ、イオン注入量
１ｘ１０13ｃｍ-2を用い、エッチング除去するキャップ
層の厚さを約１０ｎｍとすれば、１ｍｍ角で２５００Ｍ
Ω以上のシート抵抗を有する絶縁領域を得ることが可能
である。また、本第２の実施例においても１回目と２回
目のイオン注入は、その順番が逆であっても問題ない。
またキャップ層をＳｉドープのＧａＡｓ層とノンドープ
のＡｌＧａＡｓ層とで形成し、ボロンのイオン注入後上
層のＡｌＧａＡｓ層を除去して平坦化してもよい。
Ａｓキャップ層２５の厚さが８０ｎｍの場合の例を示し
たが、ＧａＡｓキャップ層２５の厚さが５０ｎｍの場合
は、１回目のイオン注入条件として、加速電圧１０ｋ
Ｖ、イオン注入量１ｘ１０13ｃｍ-2を用い、二回目のイ
オン注入条件として、加速電圧４０ｋＶ、イオン注入量
１ｘ１０13ｃｍ-2を用い、エッチング除去するキャップ
層の厚さを約１０ｎｍとすれば、１ｍｍ角で２５００Ｍ
Ω以上のシート抵抗を有する絶縁領域を得ることが可能
である。また、本第２の実施例においても１回目と２回
目のイオン注入は、その順番が逆であっても問題ない。
またキャップ層をＳｉドープのＧａＡｓ層とノンドープ
のＡｌＧａＡｓ層とで形成し、ボロンのイオン注入後上
層のＡｌＧａＡｓ層を除去して平坦化してもよい。
【００２５】上記第１及び第２の実施例は、電子供給層
がＳｉドープのＡｌＧａＡｓ層であり、チャネル層がノ
ンドープのＧａＡｓ層ないしノンドープのＩｎＧａＡｓ
層であったが、電子供給層がＳｉドープのＩｎＧａＰ層
であっても問題ない。また、注入量を１ｘ１０13ｃｍ-2
としが、５ｘ１０12ｃｍ-2から１ｘ１０15ｃｍ-2の範囲
で１ｍｍ角のシート抵抗を２５０ＭΩ以下とすることが
できるので、このイオン注入による素子の分離のみなら
ず、集積回路において用いられる低抗体の形成が可能で
ある。
がＳｉドープのＡｌＧａＡｓ層であり、チャネル層がノ
ンドープのＧａＡｓ層ないしノンドープのＩｎＧａＡｓ
層であったが、電子供給層がＳｉドープのＩｎＧａＰ層
であっても問題ない。また、注入量を１ｘ１０13ｃｍ-2
としが、５ｘ１０12ｃｍ-2から１ｘ１０15ｃｍ-2の範囲
で１ｍｍ角のシート抵抗を２５０ＭΩ以下とすることが
できるので、このイオン注入による素子の分離のみなら
ず、集積回路において用いられる低抗体の形成が可能で
ある。
【００２６】また、以上の実施例において、ゲート金属
におけるショットキー障壁をＴｉないしはＡｌとした
が、タングステン（Ｗ）やタングステンシリサイド（Ｗ
Ｓｉ）モリブデン（Ｍｏ）など、化合物半導体のショッ
トキー金属として用いられるものであって差し支えな
い。また、上記実施例において注入したイオンはボロン
であるが、酸素（Ｏ）イオンであってもかまわない。
におけるショットキー障壁をＴｉないしはＡｌとした
が、タングステン（Ｗ）やタングステンシリサイド（Ｗ
Ｓｉ）モリブデン（Ｍｏ）など、化合物半導体のショッ
トキー金属として用いられるものであって差し支えな
い。また、上記実施例において注入したイオンはボロン
であるが、酸素（Ｏ）イオンであってもかまわない。
【００２７】
【発明の効果】上記説明したように本発明は、半絶縁性
半導体基板上にバッファ層とチャネル層と電子供給層及
びキャップ層とを順次形成したのち、マスクを用いて不
純物をイオン注入しバッファ層の内部に達する高抵抗の
素子分離領域を形成することにより、段差を形成するこ
となく、素子を完全に分離することができる。この為微
細なゲート電極や配線に断線を生じることがない為、半
導体装置の信頼性を向上させることができる。また、結
晶のエピタキシャル成長後にイオン注入を行うので、エ
ピタキシャル再成長の必要性がなく、このため、不純物
による界面準位発生による電界効果トランジスタの性能
劣化が起こることはない。
半導体基板上にバッファ層とチャネル層と電子供給層及
びキャップ層とを順次形成したのち、マスクを用いて不
純物をイオン注入しバッファ層の内部に達する高抵抗の
素子分離領域を形成することにより、段差を形成するこ
となく、素子を完全に分離することができる。この為微
細なゲート電極や配線に断線を生じることがない為、半
導体装置の信頼性を向上させることができる。また、結
晶のエピタキシャル成長後にイオン注入を行うので、エ
ピタキシャル再成長の必要性がなく、このため、不純物
による界面準位発生による電界効果トランジスタの性能
劣化が起こることはない。
【図１】本発明の第１の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図２】本発明の第２の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図３】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
導体チップの断面図。
１１，２１，３１ ＧａＡｓ基板 １２ ＧａＡｓ層 １３，２４ ＡｌＧａＡｓ電子供給層 １４，２５ ＧａＡｓキャップ層 １４Ａ エッチング領域 １５Ａ，１５Ｂ，２６Ａ，２６Ｂ 島状マスク膜 １６，２７ 素子分離領域 １７Ａ，１７Ｂ，２８Ａ，２８Ｂ ソース電極 １８Ａ，１８Ｂ，２９Ａ，２９Ｂ ドレイン電極 １９Ａ，１９Ｂ，２０Ａ，２０Ｂ ゲート電極 ２２ ＧａＡｓバッファ層 ２３ ＩｎＧａＡｓチャネル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76
Claims (3)
- 【請求項１】 半絶縁性半導体基板上にバッファ層とチ
ャネル層と二次元電子ガスを供給する電子供給層及びキ
ャップ層を順次形成する工程と、このキャップ層上に素
子分離領域に対応する部分が開口されたマスク膜を形成
する工程と、このマスク膜を用い不純物をイオン注入し
前記バッファ層の内部に達する高抵抗層を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 加速電圧をかえた２回のイオン注入工程
を含む請求項１記載の半導体装置の製造方法。 - 【請求項３】 イオン注入後少くとも高抵抗化されたキ
ャップ層の一部を除去する工程を含む請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176381A JP2663869B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176381A JP2663869B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846181A true JPH0846181A (ja) | 1996-02-16 |
| JP2663869B2 JP2663869B2 (ja) | 1997-10-15 |
Family
ID=16012650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176381A Expired - Fee Related JP2663869B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663869B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113363255A (zh) * | 2021-06-02 | 2021-09-07 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134434A (ja) * | 1983-12-23 | 1985-07-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPH0249465A (ja) * | 1988-05-24 | 1990-02-19 | Fujitsu Ltd | 化合物半導体装置、および素子分離帯の製造方法 |
| JPH0485957A (ja) * | 1990-07-30 | 1992-03-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0684964A (ja) * | 1992-09-03 | 1994-03-25 | Fujitsu Ltd | 高電子移動度半導体装置及びその製造方法 |
| JPH06204259A (ja) * | 1993-01-06 | 1994-07-22 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
-
1994
- 1994-07-28 JP JP6176381A patent/JP2663869B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134434A (ja) * | 1983-12-23 | 1985-07-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPH0249465A (ja) * | 1988-05-24 | 1990-02-19 | Fujitsu Ltd | 化合物半導体装置、および素子分離帯の製造方法 |
| JPH0485957A (ja) * | 1990-07-30 | 1992-03-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0684964A (ja) * | 1992-09-03 | 1994-03-25 | Fujitsu Ltd | 高電子移動度半導体装置及びその製造方法 |
| JPH06204259A (ja) * | 1993-01-06 | 1994-07-22 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113363255A (zh) * | 2021-06-02 | 2021-09-07 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
| CN113363255B (zh) * | 2021-06-02 | 2024-02-27 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663869B2 (ja) | 1997-10-15 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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