JPH0640621B2 - Ｍｏｓ型集積回路装置 - Google Patents
Ｍｏｓ型集積回路装置Info
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- JPH0640621B2 JPH0640621B2 JP61093601A JP9360186A JPH0640621B2 JP H0640621 B2 JPH0640621 B2 JP H0640621B2 JP 61093601 A JP61093601 A JP 61093601A JP 9360186 A JP9360186 A JP 9360186A JP H0640621 B2 JPH0640621 B2 JP H0640621B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/72—Sequential conversion in series-connected stages
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- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にソース電位が電源
電位と異なるＭＯＳトランジスタのバックゲートへの電
位の与え方に関する構造に関する。
電位と異なるＭＯＳトランジスタのバックゲートへの電
位の与え方に関する構造に関する。
Ｐ型基板に形成されたＮウエル中にＭＯＳトランジスタ
またはＮ型基板に形成されたＰウエル中のチャンネルＭ
ＯＳトランジスタは、そのソースに定電流回路等が接続
されることにより電源電位とは独立したソース電極電位
を持つことがある。従って、従来からソース電極と基板
から絶縁されたウエル（バックゲート）の電位差によっ
て生じている基板バイアス効果を防ぐための方法が採ら
れてきた。例えば１つの方法として、ＰチャンネルＭＯ
Ｓトランジスタの場合には、バックゲート電極に電源電
圧をかけることによってバックゲートの電位を最高電位
にし、またＮチャンネルＭＯＳトランジスタの場合に
は、バックゲート電極に接地電源を接続してバックゲー
トの電位を接地電位にすることにより電位差が生じるの
を防止する方法が採られていた。
またはＮ型基板に形成されたＰウエル中のチャンネルＭ
ＯＳトランジスタは、そのソースに定電流回路等が接続
されることにより電源電位とは独立したソース電極電位
を持つことがある。従って、従来からソース電極と基板
から絶縁されたウエル（バックゲート）の電位差によっ
て生じている基板バイアス効果を防ぐための方法が採ら
れてきた。例えば１つの方法として、ＰチャンネルＭＯ
Ｓトランジスタの場合には、バックゲート電極に電源電
圧をかけることによってバックゲートの電位を最高電位
にし、またＮチャンネルＭＯＳトランジスタの場合に
は、バックゲート電極に接地電源を接続してバックゲー
トの電位を接地電位にすることにより電位差が生じるの
を防止する方法が採られていた。
また、他の方法として、ＭＯＳトランジスタのソース電
極とバックゲート電極を直接接続することによって、ソ
ース電極とバックゲート電極の電位を同じにする構成が
広く使用されてきた。
極とバックゲート電極を直接接続することによって、ソ
ース電極とバックゲート電極の電位を同じにする構成が
広く使用されてきた。
［発明が解決しようとする問題点］ しかしながら、ＭＯＳトランジスタのバックゲート電極
を電源に接続した場合には、ソース電極電位の変化がバ
ックゲート電極電位とは追従していないため、ソース電
極とバックゲート電極の電位差によって、逆バイアスが
かかり、しきい値電圧が変化してしまう欠点があった。
を電源に接続した場合には、ソース電極電位の変化がバ
ックゲート電極電位とは追従していないため、ソース電
極とバックゲート電極の電位差によって、逆バイアスが
かかり、しきい値電圧が変化してしまう欠点があった。
そこで、しきい値電圧が変化しないように、バックゲー
ト電極にソース電極の電位を追従させるため、ゲート電
極とソース電極を直接接続する構成が広く用いられてき
た。
ト電極にソース電極の電位を追従させるため、ゲート電
極とソース電極を直接接続する構成が広く用いられてき
た。
しかし、ＭＯＳトランジスタのバックゲート電極をソー
ス電極に直接に接続した構成においては、ソース領域と
ドレイン領域の面積に比べて、バックゲート領域のウエ
ルの表面積が非常に大きいため、ソース領域とドレイン
領域の容量に比べて、バックゲート領域の容量が非常に
大きなものとなる。そのため、ソース電極の非常に大き
な容量（バックゲート領域の容量）が接続されているこ
とになる。従って、ソース領域の容量が増加した形とな
り、ソース領域の電位が変化する際には、バックゲート
領域の持つ容量も充放電する必要があり、スイッチング
速度が遅くなるという欠点があった。
ス電極に直接に接続した構成においては、ソース領域と
ドレイン領域の面積に比べて、バックゲート領域のウエ
ルの表面積が非常に大きいため、ソース領域とドレイン
領域の容量に比べて、バックゲート領域の容量が非常に
大きなものとなる。そのため、ソース電極の非常に大き
な容量（バックゲート領域の容量）が接続されているこ
とになる。従って、ソース領域の容量が増加した形とな
り、ソース領域の電位が変化する際には、バックゲート
領域の持つ容量も充放電する必要があり、スイッチング
速度が遅くなるという欠点があった。
従って、本発明の目的は、大きな容量がソース電極に付
加されることがない、スイッチング速度に優れたＭＯＳ
型集積回路を提供することにある。
加されることがない、スイッチング速度に優れたＭＯＳ
型集積回路を提供することにある。
［問題点を解決するための手段］ 本発明によれば、ソース・ドレイン電流路、ゲート電極
及びバックゲート領域を有するＭＯＳトランジスタと、
約１倍の利得を持つ増幅器及び定電流源とを有し、前記
増幅器の入力と出力は各々ソース・ドレイン電流路とバ
ックゲート領域に接続され、前記定電流源は、ソース・
ドレインの一方の電流路と電源端子の間に接続され、入
力信号はゲート電極に接続されている。
及びバックゲート領域を有するＭＯＳトランジスタと、
約１倍の利得を持つ増幅器及び定電流源とを有し、前記
増幅器の入力と出力は各々ソース・ドレイン電流路とバ
ックゲート領域に接続され、前記定電流源は、ソース・
ドレインの一方の電流路と電源端子の間に接続され、入
力信号はゲート電極に接続されている。
［作用］ 本発明の構成とすることによって、ＭＯＳトランジスタ
のソース電極とバックゲート電極の間には、約１倍の利
得を持つ増幅器が介在していることになる。よって、ソ
ース電極とバックゲート領域を容量的に切り離すことが
できる。従って、バックゲート領域と基板との接合で形
成される大きな容量がソース電極に付加されることはな
い。但し、増幅器の持つ容量は付加されるが、この容量
はバックゲート領域と基板との接合で形成される大きな
容量に比べれば小さなものである。このため、高速の動
作速度を得ることができる。
のソース電極とバックゲート電極の間には、約１倍の利
得を持つ増幅器が介在していることになる。よって、ソ
ース電極とバックゲート領域を容量的に切り離すことが
できる。従って、バックゲート領域と基板との接合で形
成される大きな容量がソース電極に付加されることはな
い。但し、増幅器の持つ容量は付加されるが、この容量
はバックゲート領域と基板との接合で形成される大きな
容量に比べれば小さなものである。このため、高速の動
作速度を得ることができる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。ＭＯＳ
トランジスタＱ１は定電流源Ｉ１と負荷抵抗ＲOUT1との
間に接続され、負荷抵抗ＲOUT1への定電流の印加を入力
端子Ｃ１に加わるクロック入力に応じてスイッチしてい
る。増幅器Ａ1はＭＯＳトランジスタＱ１のソース電位
を入力とし、ＭＯＳトランジスタＱ１のバックゲートに
出力が接続されており、その利得は“１”に設定されて
いる。
トランジスタＱ１は定電流源Ｉ１と負荷抵抗ＲOUT1との
間に接続され、負荷抵抗ＲOUT1への定電流の印加を入力
端子Ｃ１に加わるクロック入力に応じてスイッチしてい
る。増幅器Ａ1はＭＯＳトランジスタＱ１のソース電位
を入力とし、ＭＯＳトランジスタＱ１のバックゲートに
出力が接続されており、その利得は“１”に設定されて
いる。
ＭＯＳトランジスタＱ１のバックゲートと基板間のＰＮ
接合に基づく大きな容量は、増幅基Ａ1の低インピーダ
ンスの出力に接続され、ＭＯＳトランジスタＱ1のソー
スの接続点に付加される容量としてはわずかに増幅器Ａ
１の小さな入力ゲート容量となり、この接続点の容量が
低減される。また、ＭＯＳトランジスタＱ１のソースと
バックゲートは利得“１”の増幅器Ａ１を介して接続さ
れているためソースとバックゲートの電位は常に等しく
保たれる。このため、基板バイアス効果によるしきい値
電圧の増加は起らない。
接合に基づく大きな容量は、増幅基Ａ1の低インピーダ
ンスの出力に接続され、ＭＯＳトランジスタＱ1のソー
スの接続点に付加される容量としてはわずかに増幅器Ａ
１の小さな入力ゲート容量となり、この接続点の容量が
低減される。また、ＭＯＳトランジスタＱ１のソースと
バックゲートは利得“１”の増幅器Ａ１を介して接続さ
れているためソースとバックゲートの電位は常に等しく
保たれる。このため、基板バイアス効果によるしきい値
電圧の増加は起らない。
第２図は本発明の第２の実施例である。ＭＯＳトランジ
スタＱ11，Ｑ12の各ソースは定電流電源Ｉ11に接続され
ており、各ドレインはそれぞれ負荷抵抗Ｒ12，Ｒ13に接
続されている。入力端子Ｃ11，Ｃ12に加わるクロック入
力により定電流電源Ｉ11からの定電流を負荷抵抗Ｒ12に
流すかＲ13に流すかを切り換えている。ＭＯＳトランジ
スタＱ13のゲートにはＭＯＳトランジスタＱ11，Ｑ12の
ソースが接続されており、ＭＯＳトランジスタＱ13のソ
ースにはＭＯＳトランジスタＱ11，Ｑ12のバックゲート
および抵抗Ｒ11が接続されている。この場合、ＭＯＳト
ランジスタＱ13はほぼ利得“１”のソースフォロワ増幅
器を構成している。このため、ＭＯＳトランジスタＱ13
の動作は第１図の増幅器Ａ１と同じである。
スタＱ11，Ｑ12の各ソースは定電流電源Ｉ11に接続され
ており、各ドレインはそれぞれ負荷抵抗Ｒ12，Ｒ13に接
続されている。入力端子Ｃ11，Ｃ12に加わるクロック入
力により定電流電源Ｉ11からの定電流を負荷抵抗Ｒ12に
流すかＲ13に流すかを切り換えている。ＭＯＳトランジ
スタＱ13のゲートにはＭＯＳトランジスタＱ11，Ｑ12の
ソースが接続されており、ＭＯＳトランジスタＱ13のソ
ースにはＭＯＳトランジスタＱ11，Ｑ12のバックゲート
および抵抗Ｒ11が接続されている。この場合、ＭＯＳト
ランジスタＱ13はほぼ利得“１”のソースフォロワ増幅
器を構成している。このため、ＭＯＳトランジスタＱ13
の動作は第１図の増幅器Ａ１と同じである。
第３図は本発明の第３の実施例である。これは、第１の
実施例の場合においてＰチャンネルトランジスタＱ1を
使ったものであったが、本実施例ではＮチャンネルＭＯ
ＳトランジスタＱ21を用いたものである。すなわち、入
力端子Ｃ21に加わるクロック入力をゲートに受けるＮチ
ャンネルＭＯＳトランジスタＱ21のドレインには負荷抵
抗ＲOUT2が接続され、ソースには定電流電源Ｉ21が接続
されるとともに利得“１”の増幅器Ａ２の入力にも接続
されている。この増幅器Ａ２の出力がＮチャンネルＭＯ
ＳトランジスタＱ21のバックゲートに与えられている。
かかる構成によっても、第１の実施例と同様の動作およ
び効果を得ることができる。
実施例の場合においてＰチャンネルトランジスタＱ1を
使ったものであったが、本実施例ではＮチャンネルＭＯ
ＳトランジスタＱ21を用いたものである。すなわち、入
力端子Ｃ21に加わるクロック入力をゲートに受けるＮチ
ャンネルＭＯＳトランジスタＱ21のドレインには負荷抵
抗ＲOUT2が接続され、ソースには定電流電源Ｉ21が接続
されるとともに利得“１”の増幅器Ａ２の入力にも接続
されている。この増幅器Ａ２の出力がＮチャンネルＭＯ
ＳトランジスタＱ21のバックゲートに与えられている。
かかる構成によっても、第１の実施例と同様の動作およ
び効果を得ることができる。
次に本発明の第４の実施例について説明する。本実施例
は電流加算型のＤ／Ａコンバータであり、そのブロック
図が第４図に各電流セルの回路図が第５図にそれぞれ示
されている。ＤＢ０乃至DB7の８ビット構成のディジタ
ルデータは入力端子10乃至１７に供給され、入力バッフ
ァ２３に採り込まれる。ディジタルデータのうち最下位
ビットDB７は第１のラッチ回路２７へ供給され、第４乃
至第７ビットＤＢ３乃至ＤＢ６は第１のデコーダ回路２
５に供給される。このデコーダ回路２５は16の第１制御
信号を発生し第１のラッチ回路２７へ供給する。最上位
ビットＤＢ０，第２ビットＤＢ１および第３ビットＤＢ
２は第２のデコーダ回路２４へ供給される。このデコー
ダ２４は８つの第２制御信号と８つの第３制御信号を発
生し第２のラッチ回路２６へ供給する。ラッチ回路２６
および２７は、端子１８へ供給されるサンプリングパル
スＳＰに応答して最下位ビットデータおよび第１乃至第
３制御信号をラッチする。
は電流加算型のＤ／Ａコンバータであり、そのブロック
図が第４図に各電流セルの回路図が第５図にそれぞれ示
されている。ＤＢ０乃至DB7の８ビット構成のディジタ
ルデータは入力端子10乃至１７に供給され、入力バッフ
ァ２３に採り込まれる。ディジタルデータのうち最下位
ビットDB７は第１のラッチ回路２７へ供給され、第４乃
至第７ビットＤＢ３乃至ＤＢ６は第１のデコーダ回路２
５に供給される。このデコーダ回路２５は16の第１制御
信号を発生し第１のラッチ回路２７へ供給する。最上位
ビットＤＢ０，第２ビットＤＢ１および第３ビットＤＢ
２は第２のデコーダ回路２４へ供給される。このデコー
ダ２４は８つの第２制御信号と８つの第３制御信号を発
生し第２のラッチ回路２６へ供給する。ラッチ回路２６
および２７は、端子１８へ供給されるサンプリングパル
スＳＰに応答して最下位ビットデータおよび第１乃至第
３制御信号をラッチする。
ＣＣ01乃至ＣＣ716は電流セルを示し、マトリック状に
配置されている。各電流セルは第１乃至第３の制御入力
端子ＣＩ1乃至ＣＩ3、第１および第２出力端子Ｏおよび
、そしてバイアス入力端子BIを有しており、その具体
的回路構成については第５図を参照しながら後で詳細に
説明する。
配置されている。各電流セルは第１乃至第３の制御入力
端子ＣＩ1乃至ＣＩ3、第１および第２出力端子Ｏおよび
、そしてバイアス入力端子BIを有しており、その具体
的回路構成については第５図を参照しながら後で詳細に
説明する。
同一列に配置された電流セルの第１の制御入力端子ＣＩ
1は共通接続され、第１のラッチ回路２７から第１制御
信号Ｃが供給される。同一の行に配置された電流セルＣ
Ｃの第２と第３の制御入力端子ＣＩ2とＣＩ3はそれぞれ
共通接続され、第２のラッチ回路２６から第２と第３制
御信号Ａ，Ｂがそれぞれ供給されている。電流セルＣＣ
01乃至ＣＣ716の第１出力端子Ｏ，第２出力端子、そ
してバイアス入力端子ＢＩは、第１の電流出力端子２
１、第２の電流出力端子２２、そしてバイアス回路28の
出力端子にそれぞれ共通接続されている。電流セルＣＣ
01乃至ＣＣ716の電流容量は実質的に同一に設定されて
いる。第１および第２制御信号Ｃ，Ａが共にハイレベル
のとき又は第３制御信号Ｂがハイレベルのとき、各電流
セルＣＣ01乃至ＣＣ716は第１の出力端子Ｏに電流を発
生し、それ以外のときは第２の出力端子に電流を発生
する。
1は共通接続され、第１のラッチ回路２７から第１制御
信号Ｃが供給される。同一の行に配置された電流セルＣ
Ｃの第２と第３の制御入力端子ＣＩ2とＣＩ3はそれぞれ
共通接続され、第２のラッチ回路２６から第２と第３制
御信号Ａ，Ｂがそれぞれ供給されている。電流セルＣＣ
01乃至ＣＣ716の第１出力端子Ｏ，第２出力端子、そ
してバイアス入力端子ＢＩは、第１の電流出力端子２
１、第２の電流出力端子２２、そしてバイアス回路28の
出力端子にそれぞれ共通接続されている。電流セルＣＣ
01乃至ＣＣ716の電流容量は実質的に同一に設定されて
いる。第１および第２制御信号Ｃ，Ａが共にハイレベル
のとき又は第３制御信号Ｂがハイレベルのとき、各電流
セルＣＣ01乃至ＣＣ716は第１の出力端子Ｏに電流を発
生し、それ以外のときは第２の出力端子に電流を発生
する。
電流セルＣＣ01乃至ＣＣ716の電流容量の半分に設定さ
れた１／２電流セルＣＣ00が設けられている。このセル
は、最下位ビットＤＢ７で制御され、そのデータが
“１”ときは第１の出力端子Ｏに、“０”のときは第２
の出力端子にそれぞれ電流を発生する。セルＣＣ00の
第１および第２の出力端子Ｏ，は第１および第１およ
び第２の電流出力端子21，２２にそれぞれ接続されてい
る。
れた１／２電流セルＣＣ00が設けられている。このセル
は、最下位ビットＤＢ７で制御され、そのデータが
“１”ときは第１の出力端子Ｏに、“０”のときは第２
の出力端子にそれぞれ電流を発生する。セルＣＣ00の
第１および第２の出力端子Ｏ，は第１および第１およ
び第２の電流出力端子21，２２にそれぞれ接続されてい
る。
第１のデコーダ回路２５は、第４乃至第７ビットＤＢ３
乃至ＤＢ６のデータに対し次の第１表で示すデコード信
号、すなわち第１制御信号Ｃ１乃至Ｃ16のレベルを決定
する。
乃至ＤＢ６のデータに対し次の第１表で示すデコード信
号、すなわち第１制御信号Ｃ１乃至Ｃ16のレベルを決定
する。
なお、第１表で“Ｈ”はハイレベルを、“Ｌ”はロウレ
ベルを示す。以下の説明においても同様である。
ベルを示す。以下の説明においても同様である。
第２のデコーダ回路は、最上位ビットＤＢ０、第２ビッ
トＤＢ１および第３ビットＤＢ２のデータに対し、以下
の第２表で示すように、第２制御信号Ａ1乃至Ａ8および
第３制御信号Ｂ1乃至Ｂ8のレベルを決定する。
トＤＢ１および第３ビットＤＢ２のデータに対し、以下
の第２表で示すように、第２制御信号Ａ1乃至Ａ8および
第３制御信号Ｂ1乃至Ｂ8のレベルを決定する。
この結果、ＤＢ０乃至ＤＢ７の８ビット構成の入力ディ
ジタルデータが“１”ずつ増加するたびに、第１の電流
出力端子２１から発生される出力電流Ｉ0は１／２電流
セルＣＣ00の電流容量値ずつ増加し、第２の電流出力端
子２２からの電流0はその電流値ずつ減少する。
ジタルデータが“１”ずつ増加するたびに、第１の電流
出力端子２１から発生される出力電流Ｉ0は１／２電流
セルＣＣ00の電流容量値ずつ増加し、第２の電流出力端
子２２からの電流0はその電流値ずつ減少する。
第５図に電流セルＣＣ01乃至ＣＣ716の各々の具体的回
路図を示する。各トランジスタの導電型を現わすため
に、Ｐチャンネル型のものには“Ｐ”を、Ｎチャンネル
型のものには“Ｎ”を第５図に示す。電流ＶDD−ＧＮＤ
間にトランジスタＱ33乃至Ｑ35が直列に接続されてお
り、Ｑ33，Ｑ35のゲートに第３入力端子ＣＩ3を介して
第３制御信号Ｂが供給される。Ｑ33のドレイン−ＧＮＤ
間にＱ30乃至Ｑ32が直列接続され、Ｑ30，Ｑ31のゲート
に第１入力端子ＣＩ1を介して第１制御信号Ｃが供給さ
れる。Ｑ32，Ｑ34のゲートに第２入力端子を介して第２
制御信号Ａが供給される。したがって、第１および第２
制御信号Ｃ，Ａが共にハイレベルにあるとき又は第２制
御信号Ｂがハイレベルにあるとき、Ｑ34，Ｑ35の接続点
にロウレベルが現われる。このレベルはＱ36，Ｑ37のイ
ンバータで反転され、Ｑ38，Ｑ41のゲートに供給され
る。Ｑ40がＱ38，Ｑ41の間に挿入され、Ｑ39がＱ38と並
列接続されている。トランジスタＱ42のゲートにはバイ
アス端子ＢＩを介してバイアス電圧が供給されており、
したがってこのトランジスタは定電流源として動作す
る。コンデンサＣ２はフィルタ用である。トランジスタ
Ｑ43，Ｑ47のソースがＱ42のドレインに接続されてい
る。Ｑ43，Ｑ47のバックゲートには、本発明に従って、
トランジスタＱ44，Ｑ45で構成される利得１のソースフ
ォロワ増幅器を介してＱ43，Ｑ47のソース電圧が供給さ
れており、Ｑ43，Ｑ47の閾値増加が防止されている。Ｑ
47のゲートはＱ39，Ｑ40の接続点に接続され、Ｑ47のゲ
ートはＱ46，Ｑ48の接続点に接続されている。Ｑ39，Ｑ
40のゲートにはＱ43，Ｑ47のソース電圧が供給されてい
る。コンデンサＣ１もフィルタ用である。
路図を示する。各トランジスタの導電型を現わすため
に、Ｐチャンネル型のものには“Ｐ”を、Ｎチャンネル
型のものには“Ｎ”を第５図に示す。電流ＶDD−ＧＮＤ
間にトランジスタＱ33乃至Ｑ35が直列に接続されてお
り、Ｑ33，Ｑ35のゲートに第３入力端子ＣＩ3を介して
第３制御信号Ｂが供給される。Ｑ33のドレイン−ＧＮＤ
間にＱ30乃至Ｑ32が直列接続され、Ｑ30，Ｑ31のゲート
に第１入力端子ＣＩ1を介して第１制御信号Ｃが供給さ
れる。Ｑ32，Ｑ34のゲートに第２入力端子を介して第２
制御信号Ａが供給される。したがって、第１および第２
制御信号Ｃ，Ａが共にハイレベルにあるとき又は第２制
御信号Ｂがハイレベルにあるとき、Ｑ34，Ｑ35の接続点
にロウレベルが現われる。このレベルはＱ36，Ｑ37のイ
ンバータで反転され、Ｑ38，Ｑ41のゲートに供給され
る。Ｑ40がＱ38，Ｑ41の間に挿入され、Ｑ39がＱ38と並
列接続されている。トランジスタＱ42のゲートにはバイ
アス端子ＢＩを介してバイアス電圧が供給されており、
したがってこのトランジスタは定電流源として動作す
る。コンデンサＣ２はフィルタ用である。トランジスタ
Ｑ43，Ｑ47のソースがＱ42のドレインに接続されてい
る。Ｑ43，Ｑ47のバックゲートには、本発明に従って、
トランジスタＱ44，Ｑ45で構成される利得１のソースフ
ォロワ増幅器を介してＱ43，Ｑ47のソース電圧が供給さ
れており、Ｑ43，Ｑ47の閾値増加が防止されている。Ｑ
47のゲートはＱ39，Ｑ40の接続点に接続され、Ｑ47のゲ
ートはＱ46，Ｑ48の接続点に接続されている。Ｑ39，Ｑ
40のゲートにはＱ43，Ｑ47のソース電圧が供給されてい
る。コンデンサＣ１もフィルタ用である。
したがって、Ｑ34，Ｑ35の接続点にロウレベルが現われ
ると、Ｑ43のゲート電圧Ｑ47よりも低くなり、Ｑ42によ
る定電流源の電流は、Ｑ43を介して第１の出力端子Ｏに
発生する。Ｑ34，Ｑ35の接続点がハイレベルのときは、
Ｑ47を介して第２の出力端子に電流出力が得られる。
ると、Ｑ43のゲート電圧Ｑ47よりも低くなり、Ｑ42によ
る定電流源の電流は、Ｑ43を介して第１の出力端子Ｏに
発生する。Ｑ34，Ｑ35の接続点がハイレベルのときは、
Ｑ47を介して第２の出力端子に電流出力が得られる。
以上のとおり、ソース電位を入力とした利得が約１倍の
増幅器の出力を、ＭＯＳトランジスタのバックゲートに
接続することにより、バックゲートの大きな容量をソー
ス領域と容量的に分離することができる。それによっ
て、ＭＯＳトランジスタのソース容量の増大と、しきい
値電圧の増加をおさえることができ、ＭＯＳ型集積回路
におけるスイッチング速度を向上させることが可能とな
る。
増幅器の出力を、ＭＯＳトランジスタのバックゲートに
接続することにより、バックゲートの大きな容量をソー
ス領域と容量的に分離することができる。それによっ
て、ＭＯＳトランジスタのソース容量の増大と、しきい
値電圧の増加をおさえることができ、ＭＯＳ型集積回路
におけるスイッチング速度を向上させることが可能とな
る。
第１図乃至第３図は本発明の第１乃至第３の実施例を示
す回路図、第４図および第５図は本発明の第４の実施例
を示すブロック図および回路図である。 Ｑ１，Ｑ11，Ｑ12，Ｑ13，Ｑ21……ＭＯＳトランジス
タ、Ａ１，Ａ２……増幅器、ＲOUT1，ＲOUT2……負荷抵
抗、Ｒ11，Ｒ12，Ｒ13……抵抗、Ｉ１，Ｉ11，Ｉ21……
定電流電源。
す回路図、第４図および第５図は本発明の第４の実施例
を示すブロック図および回路図である。 Ｑ１，Ｑ11，Ｑ12，Ｑ13，Ｑ21……ＭＯＳトランジス
タ、Ａ１，Ａ２……増幅器、ＲOUT1，ＲOUT2……負荷抵
抗、Ｒ11，Ｒ12，Ｒ13……抵抗、Ｉ１，Ｉ11，Ｉ21……
定電流電源。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｄ
Claims (1)
- 【請求項１】ソース・ドレイン電流路、ゲート電極及び
バックゲート領域を有するＭＯＳトランジスタと、約１
倍の利得を持つ増幅器及び電流源とを有し、前記増幅器
の入力と出力は各々前記ＭＯＳトランジスタの前記ソー
スと前記バックゲート領域とに接続され、前記電流源は
前記ＭＯＳトランジスタの前記ソースと電源端子との間
に接続され、入力信号は前記ＭＯＳトランジスタのゲー
ト電極に供給されることを特徴とするＭＯＳ型集積回路
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-85813 | 1985-04-22 | ||
| JP8581385 | 1985-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6230421A JPS6230421A (ja) | 1987-02-09 |
| JPH0640621B2 true JPH0640621B2 (ja) | 1994-05-25 |
Family
ID=13869299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093601A Expired - Fee Related JPH0640621B2 (ja) | 1985-04-22 | 1986-04-22 | Ｍｏｓ型集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4725813A (ja) |
| JP (1) | JPH0640621B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0831791B2 (ja) * | 1988-12-28 | 1996-03-27 | 三菱電機株式会社 | 半導体装置 |
| US4962323A (en) * | 1989-07-12 | 1990-10-09 | National Semiconductor Corporation | High speed auto zero comparator |
| US5001481A (en) * | 1990-01-30 | 1991-03-19 | David Sarnoff Research Center, Inc. | MOS transistor threshold compensation circuit |
| US5017919A (en) * | 1990-06-06 | 1991-05-21 | Western Digital Corporation | Digital-to-analog converter with bit weight segmented arrays |
| DE59009696D1 (de) * | 1990-07-13 | 1995-10-26 | Itt Ind Gmbh Deutsche | CMOS-Schaltung für mittelwertbildende Digital-Analogumsetzer. |
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| KR930009432B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업 주식회사 | 디지탈/아나로그 변환기용 전류소자 |
| EP0582125B1 (de) * | 1992-08-04 | 1998-01-28 | Siemens Aktiengesellschaft | Ansteuerschaltung für einen Leistungs-MOSFET mit sourceseitiger Last |
| US5446457A (en) * | 1994-02-16 | 1995-08-29 | Sgs-Thomson Microelectronics, Inc. | Current-summing digital-to-analog converter with binarily weighted current sources |
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| JPH08149011A (ja) * | 1994-11-18 | 1996-06-07 | Mitsubishi Electric Corp | 電流加算型ディジタル／アナログ変換器 |
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| JP3019805B2 (ja) * | 1997-06-19 | 2000-03-13 | 日本電気株式会社 | Ｃｍｏｓ論理回路 |
| US6563447B1 (en) * | 2002-01-10 | 2003-05-13 | Analog Devices, Inc. | Non-linear bulk capacitance bootstrapped current switch |
| JP4091576B2 (ja) * | 2004-03-24 | 2008-05-28 | 株式会社東芝 | 半導体集積回路及び周波数変調装置 |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP5057973B2 (ja) * | 2005-06-17 | 2012-10-24 | ローム株式会社 | 半導体装置、電源装置、情報処理装置 |
| DE102007063721B4 (de) | 2006-03-22 | 2014-05-08 | Denso Corporation | Schaltkreis mit einem Transistor und einer Ansteuerschaltung zur Ansteuerung des Transistors |
| JP2009147430A (ja) * | 2007-12-11 | 2009-07-02 | Nec Electronics Corp | バッファ回路 |
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|---|---|---|---|---|
| JP5523504B2 (ja) | 2012-05-28 | 2014-06-18 | ヤンマー株式会社 | エンジン装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3226339C2 (de) * | 1981-07-17 | 1985-12-19 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US4638241A (en) * | 1985-09-13 | 1987-01-20 | Brooktree Corporation | Regulated current supply |
-
1986
- 1986-04-17 US US06/853,293 patent/US4725813A/en not_active Expired - Lifetime
- 1986-04-22 JP JP61093601A patent/JPH0640621B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5523504B2 (ja) | 2012-05-28 | 2014-06-18 | ヤンマー株式会社 | エンジン装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230421A (ja) | 1987-02-09 |
| US4725813A (en) | 1988-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |