JPH0487337A - 半導体集積回路装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に下地層間絶
縁膜の表面上に、その表面側からアルミニウム膜の結晶
粒の成長を低減する下地金属膜とアルミニウム膜とを積
層した積層配線を半導体基板の主面に接続する半導体集
積回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

半導体集積回路装置の高集積化に伴い、素子間を接続す
るアルミニウム配線の配線幅が細くなってきている。ア
ルミニウム配線の配線幅が細くなると、アルミニウムの
結晶粒のサイズが、アルミニウム配線の配線幅に近くな
るか、または配線幅より大きくなるので、アルミニウム
配線の幅方向に結晶粒界が横断する。結晶粒界が配線幅
方向に横断した場合、アルミニウム配線は、ストレスマ
イグレーションで断線する。

そこで、アルミニウム配線の下層の層間絶縁膜とアルミ
ニウム配線の間に、アルミニウムの結晶粒の成長を抑制
する金属膜例えばＴｉＷ　　（チタンタングステン）膜
を下地金属膜として介在させた積層構造にすることによ
って、前記アルミニウム配線のストレスマイグレーショ
ンによる断線を防止する方法が提案されている。

しかし、ＴｉＷ膜は、半導体領域（特にｐ型半導体領域
）との仕事関数差が大きいので、アルミニウム配線と半
導体領域との間にＴｉＷ膜を介在させた場合には、アル
ミニウム配線と半導体領域との間を良好なオーミック接
触に形成することができなくなる。

そこで、前述の積層構造のアルミニウム配線のＴｉＷ膜
と半導体基板との間に、両者間の仕事関数差を小さくす
る金属膜、例えばＰｔＳｉ　（白金シリサイド）膜を介
在させている。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

前記従来の半導体集積回路装置の場合、積層構造のアル
ミニウム配線の下地の層間絶縁膜に開口を形成する工程
の後、半導体基板の主面上に、Ｐｔ（白金）膜を形成す
る工程と、熱処理を行ない、前記開口内で露出する半導
体基板の主面に選択的にＰｔＳｉ膜を形成する工程と、
前記層間絶縁膜上にある未反応のｐｔ膜を、例えば王水
処理で除去する工程が必要なので、工程数が増加すると
いう問題があった。

本発明の目的は、下地層間絶縁膜の表面上にその表面側
からアルミニウム膜の結晶粒の成長を低減する下地金属
膜とアルミニウム膜とを積層した積層配線を有し、前記
下地層間絶縁膜に設けた開口を通して前記積層配線を半
導体基板の主面に接続する際に、前記半導体基板の主面
と下地金属膜との間に両者間の接触抵抗を低減する金属
膜を介在させる半導体集積回路装置の形成方法において
、工程数の低減を図ることが可能な技術を提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）下地層間Ｍ！、縁膜の表面上にその表面側からア
ルミニウム膜の結晶粒の成長を低減する下地金属膜とア
ルミニウム膜とを積層した積層配線を有し、前記下地層
間絶縁膜に設けた開口を通して前記ｆＢ層層線線半導体
基板の主面に接続する際に、前記半導体基板の主面と下
地金属膜との間に両者間の仕事関数差を低減する金属膜
を介在させる半導体集積回路装置において、前記半導体
基板の主面と下地金属膜との間に介在する金属膜を、前
記積層配線を構成するアルミニウム膜よりも薄い膜厚の
アルミニウム膜で構成する。

（２）下地層間絶縁膜の表面上にその表面側からアルミ
ニウム膜の結晶粒の成長を低減する下地金属膜とアルミ
ニウム膜とを積層した積層配線を有し、前記下地層間絶
縁膜に設けた開口を通して前記積層配線を半導体基板の
主面に接続する際に、前記半導体基板の主面と下地金属
膜との間に両者間の仕事関数差を低減する金属膜を介在
させる半導体集積回路装置の形成方法において、半導体
基板の主面上に下地層間＃＠縁膜を形成する工程と、該
下地層間絶縁膜に半導体基板の主面まで達する開口を形
成する工程と、該開口上を含む下地絶縁膜上に、第１の
アルミニウム膜、アルミニウム膜の結晶粒の成長を低減
する下地金属膜、前記第１のアルミニウム膜よりも膜厚
の厚い第２のアルミニウム膜の夫々を順次形成する工程
と、該形成された第１のアルミニウム膜、下地金属膜、
第２のアルミニウム膜の夫々をフォトリソグラフィ技術
でパターンニングし、積層配線を形成する工程とを備え
る。

〔作　　用〕

前述した手段（１）及び（２）によれば、開口上を含む
下地絶縁膜上に、第１のアルミニウム膜、アルミニウム
膜の結晶粒の成長を低減する下地金属膜、前記第１のア
ルミニウム膜よりも膜厚の厚い第２のアルミニウム膜の
夫々を順次形成し、これらの形成された第１のアルミニ
ウム膜、下地金属膜、第２のアルミニウム膜の夫々をフ
ォトリソグラフィ技術でパターンニングすることにより
積層配線を形成しているので、熱処理で前記開口内で露
出する半導体基板の主面にＰｔＳｉ膜を形成する工程及
び層間絶縁膜上にある未反応のｐｔ膜を除去する工程に
相当する分、工程数の低減を図ることができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

本発明の実施例の半導体集積回路装置の構成を、第１図
（要部断面図）を用いて説明する。

第１図に示すように、前記半導体集積回路装置は、Ｐ−
型半導体基板１から構成されている。このｐ−型半導体
基板１は、例えば単結晶珪素で構成されている。

前記ｐ−型半導体基板１の素子形成面（以下、主面とい
う）には、ｎ−型ウェル領域２及びＰ−型ウェル領域３
の夫々が設けられている。

前記ｐ−型半導体基板１の非活性領域の主面部には、チ
ャネルストッパ領域を構成するｐ゛型半導体領域４及び
素子間分離＃＠縁膜５の夫々が設けられている。前記素
子間分離絶縁膜５は１例えば酸化珪素膜で構成されてい
る。

同第１図に示すように、前記半導体集積回路装置は、ｎ
チャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ及びｐチャネ
ルＭＩＳＦＥＴＱＰの夫々を備えている。これらのＭＩ
ＳＦＥＴは、前記Ｐ°型半導体基板１の主面部に設けら
れている。また、これらのＭＩＳＦＥＴは、前記ｐ゛型
半導体領域４及び素子間分離絶縁膜５でその周囲を規定
されている。

前記ｎチャネルＭＩｓＦＥＴＱｎは、主に、前記ｎ−型
ウェル領域３の主面に設けられたゲート絶縁膜７、この
ゲート絶縁膜７上に設けられたゲート電極９、このゲー
ト電極９に対して自己整合で設けられたソース領域とド
レイン領域を構成する一対のｎ゛型半導体領域１０の夫
々から構成されている。

前記ｐチャネルＭＩＳＦＥＴＱＰは、主に、前記ｎ−型
ウェル領域２の主面に設けられたゲート絶縁膜７、この
ゲート絶縁膜７上に設けられたゲート電極９、このゲー
ト電極９に対して自己整合で設けられたソース領域とド
レイン領域を構成する一対のｐ゛型半導体領域１１の夫
々から構成されている。

前記グー１〜絶縁膜７は、例えば基板を熱酸化すること
によって形成された酸化珪素膜で構成されている。

前記ゲート電極９は、例えば多結晶珪素膜で構成されて
いる。このゲート電極９を構成する多結晶珪素膜には、
抵抗値を低減するためのｎ型不純物、例えばＰ（リン）
が拡散されている。

前記ｎ°型半導体領域１０及びｐ°型半導体領域１１の
夫々には、層間絶縁膜１３に設けられた開口を通して、
積層配線１８が接続されている。前記層間絶縁膜１３は
、例えばＣＶＤ法で堆積したＰＳ　Ｇ　（Ｐ　ｈｏｓｐ
ｈｏ　Ｓ　１ｌｉｃａｔｅ　Ｇ　１ａｓｓ）膜で構成さ
れている。

次に、第２図（積層配線１８とｐ°型半導体領域１１と
の接続部分を拡大して示す図）を用いて、前記積層配線
１８の構成及び、このＭ層配線１８とｐ°型半導体領域
１１との接続部の構成を説明する。

前記積層配線１８は、前記層間絶縁膜１３の表面側から
、例えば、第１のアルミニウム合金膜１５、アルミニウ
ム膜の結晶粒の成長を低減する下地金属膜１６、第２の
アルミニウム合金膜１７の夫々を順次積層した積層膜で
構成されている。前記下地金属膜１６は、例えば、Ｔｉ
Ｗ（チタンタングステン）膜で構成されている。

前記第１のアルミニウム合金膜１５は、Ｓｉ（珪素）を
含有している。また、このＳｉを含有する第１のアルミ
ニウム合金膜１５に、Ｃｕ（銅）、　Ｐｄ（パラジウム
）、Ｎｂ（ニオブ）及びＰｄのいずれかを加えて含有さ
せても良い。この第１のアルミニウム合金膜１５の上層
には、前記ＴｉＷ膜があるので、　この第１のアルミニ
ウム合金膜１５中のＳｉは、前記ＴｉＷ中に吸収される
。そこで１本実施例では、前記第１のアルミニウム合金
膜１５中に、例えば、１乃至５［り幻のＳｉを含有して
いる。このように、第１のアルミニウム合金膜１５中に
、１乃至５　ｈｔ％］のＳｉを含有させることにより、
ＴｉＷ膜中にＳｉが吸収された場合にも、　アロイピッ
トの発生を低減することができる。また、この第１のア
ルミニウム合金膜１５の膜厚は、例えば、１０乃至５０
　［ｎｍ１程度である。このように、この第１のアルミ
ニウム合金膜１５の膜厚を、１０乃至５０　［ｎｍ］程
度にすることにより、この第１のアルミニウム合金膜１
５の上層に形成される下地金属膜１６及び第２のアルミ
ニウム合金膜１７のステップカバレッジを向上すること
ができる。

また、この第１のアルミニウム合金膜１５を設けること
により、前記下地金属膜１６と、前記ｐ゛型半導体領域
１１との間の仕事関数差は小さくなるので、両者間の接
触抵抗を低減することができる。

従って、前記積層配線１８とｐ°型半体領域１１との間
を良好なオーミック接触に形成することができる。

前記下地金属膜１６を構成するＴｉＷ膜は、例えば、１
０　［ｗｔ％］８度のＴｊを含有する。また、この下地
金属膜１６を、例えば、ＴｉＮ（チタンナイトライド）
で構成しても良い。この下地金属膜１６の膜厚は、例え
ば、１００乃至２００　［ｎｍ］程度である。この下地
金属膜１６を設けたことにより、前記第２のアルミニウ
ム合金膜１７の結晶粒の成長を低減（小さく）すること
ができるので、前記第２のアルミニウム合金膜１７の配
線幅よりも結晶粒のサイズは小さくなり、結晶粒界が第
２のアルミニウム合金膜１７の配線幅方向を横断しない
。

従って、前記第２のアルミニウム合金膜１７のストレス
マイグレーションによる切断を低減することができる。

前記第２のアルミニウム合金膜１７は、例えば０　、５
　［ｗｔ％］程度のＣｕ及び１　、０　［ｗｔ％コ程度
のＳｉを含有するアルミニウム合金膜で構成されている
。

以上の説明から分かるように、本実施例の構成によれば
、前記積層配線１８とｐ°型半導体領域１１の主面との
間に介在し両者間の仕事関数差を低減する金属膜を、前
記第２のアルミニウム合金膜１７よりも膜厚の薄い第１
のアルミニウム合金膜１５で構成したことにより、前記
積層配線１８とｐ°型半導体領域１１との間を良好なオ
ーミック接触にすることができると共に、熱処理でＰｔ
５ｉ（白金シリサイド）膜を形成する工程及び未反応の
ｐｔ膜を除去する工程に相当する分、半導体集積回路装
置の形成工程数を低減することができる。

次に、本実施例の半導体集積回路装置の形成方法を、第
３Ａ図乃至第３Ｄ図（製造工程毎に示す要部断面図）を
用いて説明する。

まず、ｐ−型半導体基板１の主面部に、選択的にｎ型不
純物例えばＰ（リン）を拡散し、ｎ−型ウェル領域２を
形成する。また、前記ｐ−型半導体基板１の主面部に、
選択的にｎ型不純物例えばＢ　（ボロン）を拡散し、ｐ
−型ウェル領域３を形成する。

次に、前記ｎ−型ウェル領域２、Ｐ−型ウェル領域３の
夫々の非活性領域の主面に、選択的にｎ型不純物例えば
Ｂを導入する。この後、熱酸化法で、前記ｎ−型ウェル
領域２及びｐ−型ウェル領域３の非活性領域の主面に、
素子間分離絶縁膜５を形成すると共に、ｐ°型のチャネ
ルストッパ領域４を形成する。。

次に、第３Ａ図に示すように、前記素子間分離絶縁膜５
で周囲を規定された活性領域内において、前記ｎ−型ウ
ェル領域２及びｐ−型ウェル領域３の夫々の主面に、ゲ
ート絶縁膜７を形成する。

次に、前記ｐ−型半導体基板１の主面全面に、導電膜例
えば多結晶珪素膜をＣＶＤ法で堆積する。

この多結晶珪素膜には、堆積後、Ｐをドープする。

この後、この多結晶珪素膜をフォトリソグラフィ技術で
パターンニングし、第３Ｂ図に示すように、ゲート電極
９を形成する。

次に、ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの形
成領域において、主に、前記ゲート電極９をマスクとし
てｎ型不純物例えばＡｓ（ヒ素）を前記ｐ−型ウエル領
域３の主面部に導入する。この後、ｐチャネルＭ、　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｐの形成領域において、主に、
前記ゲート電極９をマスクとしてｎ型不純物例えばＢを
前記ｎ−型ウェル領域２の主面部に導入する。

この後、９００乃至９５０［℃］程度の温度で熱処理を
行ない、前記導入されたｎ型不純物及びｎ型不純物の夫
々を活性化し、第３Ｂ図に示すように、一対のｎ°型半
導体領域１０及び一対のｐ°型半導体領域１１の夫々を
形成する。

次に、例えばＣＶＤ法でＰＳＧ膜を堆積し眉間絶縁膜１
３を形成する。この後、第３Ｃ図に示すように、このＰ
ＳＧ膜に、フォトリソグラフィ技術で開口を形成する。

次に、前記ｐ−型半導体基板１の主面全面に、例えば、
スパッタリング法でアルミニウム合金膜１５を形成する
。このアルミニウム合金膜１５は、例えば】Ｏ乃至５０
　Ｅｎｍ］ｎｍ］程度で形成する。

また、この後、このアルミニウム合金膜１５の上層に、
下地金属膜１６を形成する。この下地金属膜１６は、例
えばＴｉＷ膜を堆積することにより形成する。この下地
金属膜１６は、例えば、１００乃至２００　［ｎｍ］程
度の膜厚で形成する。この後、第３Ｄ図に示すように、
この下地金属膜１６の上層に、第２のアルミニウム合金
膜〕７を形成する。

この第２のアルミニウム合金膜１７の膜厚は、例えば、
５００乃至８０　［ｎｍ］程度の膜厚で形成する。

ここで、前記第１のアルミニウム合金膜１５の膜厚を１
乃至５　［ｎｍ］程度の膜厚で形成したことにより、こ
の第１のアルミニウム合金膜１５の上層に形成される下
地金属膜１６及び第２のアルミニウム合金膜１７のステ
ップカバレッジを向上することができる。

次に、前記第１のアルミニウム合金膜１５、下地金属膜
１６、第２のアルミニウム合金膜１７の夫々をフォトリ
ソグラフィ技術でパターンニングし、前記第１図に示す
ように、積層配線１８を形成する。

次に、全面に窒化珪素膜をＣＶＤ法で形成し、ポンディ
ングパッド領域のみに開口を形成することにより、本実
施例の半導体集積回路装置は完成する。

以上の説明から分かるように、本実施例の形成方法によ
れば、眉間絶縁膜１３に開口を形成する工程の後、第１
のアルミニウム合金膜１５、下地金属膜１６、第２のア
ルミニウム合金膜１７の夫々を形成し、この後、フォト
リソグラフィ技術で、これらの第１のアルミニウム合金
膜１５、下地金属膜１６、第２のアルミニウム合金膜１
７の夫々をパターンニングして積層配線１８を形成した
ことにより、熱処理でＰｔＳｉ膜を形成する工程及び未
反応のｐｔ膜を除去する工程に相当する分、工程数を低
減することができる。

以上、本発明を実施例にもとづき゛具体的に説明したが
、本発明は、前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。

例えば、本発明は、前記第１のアルミニウム合金膜と半
導体基板の主面との間に、更に、Ｍ　ｏ　Ｓ　ｉ、（モ
リブデンシリサイド）を介在させることもできる。

また、本発明は、前記下地金属膜と半導体基板の主面と
の間に、第１のアルミニラ合金膜に換えて、Ｍｏ５ｉｚ
またはＷＳｉｌ（タングステンシリサイド）を介在させ
ることもできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る 下地層間ａＳ膜の表面上にその表面側からアルミニウム
膜の結晶粒の成長を低減する下地金属膜とアルミニウム
膜とを積層した積層配線を有し、前記下地層間絶縁膜に
設けた開口を通して前記積層配線を半導体基板の主面に
接続する際に、前記半導体基板の主面と下地金属膜との
間に両者間の仕事関数差を低減する金属膜を介在させる
半導体集積回路装置及びその形成方法において、工程数
の低減を図ることが可能な技術を提供することにある。

【図面の簡単な説明】

第１図は、本発明の実施例の半導体集積回路装置の要部
断面図、 第２図は、前記第１図の要部に相当する領域を拡大して
示す要部断面図、 第３Ａ図乃至第３Ｄ図は、前記第１図に示す半導体集積
回路装置を工程毎に示す要部断面図である。 図中、１・・・ｐ−型半導体基板、２・・・ｎ−型ウェ
ル領域、３・・・Ｐ−型ウェル領域、４・・・ｐ°型半
導体領域、５・・・素子間分離絶縁膜、７・・ゲート絶
縁膜、９・・・ゲート電極、１３・・・層間絶縁膜、１
５・・第１のアルミニウム合金膜、１６・・・下地金属
膜、１７・・・第２のアルミニウム合金膜、１８・・・
積層配線である。

Claims (1)

1. 【特許請求の範囲】 １、下地層間絶縁膜の表面上にその表面側からアルミニ
   ウム膜の結晶粒の成長を低減する下地金属膜とアルミニ
   ウム膜とを積層した積層配線を有し、前記下地層間絶縁
   膜に設けた開口を通して前記積層配線を半導体基板の主
   面に接続する際に、前記半導体基板の主面と下地金属膜
   との間に両者間の仕事関数差を低減する金属膜を介在さ
   せる半導体集積回路装置において、前記半導体基板の主
   面と下地金属膜との間に介在する金属膜を、前記積層配
   線を構成するアルミニウム膜よりも薄い膜厚のアルミニ
   ウム膜で構成したことを特徴とする半導体集積回路装置
   。 ２、下地層間絶縁膜の表面上にその表面側からアルミニ
   ウム膜の結晶粒の成長を低減する金属膜とアルミニウム
   膜とを積層した積層配線を有し、前記下地層間絶縁膜に
   設けた開口を通して前記積層配線を半導体基板の主面に
   接続する際に、前記半導体基板の主面と下地金属膜との
   間に両者間の仕事関数差を低減する金属膜を介在させる
   半導体集積回路装置の形成方法において、半導体基板の
   主面上に下地層間絶縁膜を形成する工程と、該下地層間
   絶縁膜に半導体基板の主面まで達する開口を形成する工
   程と、該開口上を含む下地絶縁膜上に、第１のアルミニ
   ウム膜、アルミニウム膜の結晶粒の成長を低減する下地
   金属膜、前記第１のアルミニウム膜よりも膜厚の厚い第
   ２のアルミニウム膜の夫々を順次形成する工程と、該形
   成された第１のアルミニウム膜、下地金属膜、第２のア
   ルミニウム膜の夫々をフォトリソグラフィ技術でパター
   ンニングし、積層配線を形成する工程とを備えたことを
   特徴とする半導体集積回路装置の形成方法。