JPH048807B2 - - Google Patents
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- JPH048807B2 JPH048807B2 JP59257893A JP25789384A JPH048807B2 JP H048807 B2 JPH048807 B2 JP H048807B2 JP 59257893 A JP59257893 A JP 59257893A JP 25789384 A JP25789384 A JP 25789384A JP H048807 B2 JPH048807 B2 JP H048807B2
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- Japan
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- power
- signal
- switch
- contact
- interrupt
- Prior art date
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- Expired - Lifetime
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- 238000000034 method Methods 0.000 claims description 10
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 1
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- Power Sources (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本願発明は計算機の処理装置がプログラムを実
行中に電源切断の割込処理を実施する場合の電源
切断制御方式に関する。
行中に電源切断の割込処理を実施する場合の電源
切断制御方式に関する。
割込みによつて中断されるプログラムは、電源
切断時に実行再開に備えて予めデータが破断され
ないようフアイル等に退避させた後に供給電圧を
遮断する必要があるが、この切断処理の簡単で然
も迅速且つ確実な制御方式が望まれている。
切断時に実行再開に備えて予めデータが破断され
ないようフアイル等に退避させた後に供給電圧を
遮断する必要があるが、この切断処理の簡単で然
も迅速且つ確実な制御方式が望まれている。
従来例を図によつて説明する。第４図は従来例
を説明するブロツク図である。
を説明するブロツク図である。
電源装置１は、処理装置２へ直流電圧Ｅを供給
するが、処理装置２の処理部３がプログラム４を
実行中に電源切断の割込みを実行する場合には、
実行中のデータＤをフアイル装置５へ退避処理を
行つた後に、電源装置１の電源部６を切断する必
要ある。
するが、処理装置２の処理部３がプログラム４を
実行中に電源切断の割込みを実行する場合には、
実行中のデータＤをフアイル装置５へ退避処理を
行つた後に、電源装置１の電源部６を切断する必
要ある。
従つて電源断の場合には、オペレーシヨンパネ
ル１６の開閉スイツチの接点Ｓを閉じると、ａ点
の電位は０となり、これが割込信号１となつて割
込制御部７へ送出される。これにより割込制御部
７は、タイマ８を起動させると共に、割込み発生
を処理部３へ伝送する。処理部３は、プログラム
を実行中のときは、その実行を中止すると共に、
データＤのフアイル装置５への退避を行い、然る
のちに制御部６に「電源断可」を通知する。これ
に伴い制御部６は、電源断コマンドＢを電源装置
１へ送出する。該コマンドにより、例えば接点部
９の補助リレーを励磁し該リレーの接点で電源部
６のメインスイツチの励磁電流をカツトして入力
を切断し、二次電圧Ｅの供給を停止する。
ル１６の開閉スイツチの接点Ｓを閉じると、ａ点
の電位は０となり、これが割込信号１となつて割
込制御部７へ送出される。これにより割込制御部
７は、タイマ８を起動させると共に、割込み発生
を処理部３へ伝送する。処理部３は、プログラム
を実行中のときは、その実行を中止すると共に、
データＤのフアイル装置５への退避を行い、然る
のちに制御部６に「電源断可」を通知する。これ
に伴い制御部６は、電源断コマンドＢを電源装置
１へ送出する。該コマンドにより、例えば接点部
９の補助リレーを励磁し該リレーの接点で電源部
６のメインスイツチの励磁電流をカツトして入力
を切断し、二次電圧Ｅの供給を停止する。
なおこの過程において、実行中のプログラム４
がバグ等により暴走した場合には、プログラムの
実行中止、フアイル装置へのデータ退避等が出来
ないので、処理部３より制御部６へ「電源断可」
の信号が出ず電源切断は不可能となるが、タイマ
８から時間遅れをもつて出力信号Ｃが制御部６へ
送出され、制御部６から電源断コマンドＢが電源
部へ送出され、強制的に電圧Ｅの供給が停止され
る。
がバグ等により暴走した場合には、プログラムの
実行中止、フアイル装置へのデータ退避等が出来
ないので、処理部３より制御部６へ「電源断可」
の信号が出ず電源切断は不可能となるが、タイマ
８から時間遅れをもつて出力信号Ｃが制御部６へ
送出され、制御部６から電源断コマンドＢが電源
部へ送出され、強制的に電圧Ｅの供給が停止され
る。
以上のように電源切断の割込処理時に何らかの
原因で実行中のプログラムが暴走した場合等、タ
イマを使用しなければ電源切断が出来ないという
問題点があつた。
原因で実行中のプログラムが暴走した場合等、タ
イマを使用しなければ電源切断が出来ないという
問題点があつた。
上記の問題点は、接点の開閉により接点部に与
えられた電位が接地電位に変化する回路をもつた
スイツチを設け、該スイツチの操作により該接点
を開状態より閉状態にした時、前記電位変動によ
り、論理回路と、割込制御部を介して処理部に信
号を与え、該処理部は該信号によりプログラムの
実行を中止しデータをフアイル装置に退避せしめ
た電源切断指令を制御部に送出し、該制御部は前
記論理回路を介して電源切断信号を電源部に送出
して電圧供給を遮断せしめ、前記処理部より電源
切断指令が発生しない異常状態においても、前記
スイツチの接点が閉状態から開状態に復旧する時
点の前記電位変動による信号が論理回路に入力さ
れ、該論理回路より電源切断信号が電源部に送出
され電源供給を遮断せしめる手段を設けたことを
特徴とする電源切断制御方式によつて解決され
る。
えられた電位が接地電位に変化する回路をもつた
スイツチを設け、該スイツチの操作により該接点
を開状態より閉状態にした時、前記電位変動によ
り、論理回路と、割込制御部を介して処理部に信
号を与え、該処理部は該信号によりプログラムの
実行を中止しデータをフアイル装置に退避せしめ
た電源切断指令を制御部に送出し、該制御部は前
記論理回路を介して電源切断信号を電源部に送出
して電圧供給を遮断せしめ、前記処理部より電源
切断指令が発生しない異常状態においても、前記
スイツチの接点が閉状態から開状態に復旧する時
点の前記電位変動による信号が論理回路に入力さ
れ、該論理回路より電源切断信号が電源部に送出
され電源供給を遮断せしめる手段を設けたことを
特徴とする電源切断制御方式によつて解決され
る。
以上のように本願発明は、プログラム実施中に
電源切断の割込処理をかける場合、プログラムが
暴走した状態でも、タイマを使用しなくても開閉
スイツチの操作後接点が閉から開へ復旧する状態
変化を利用して、電源装置を確実に切断せしめる
ことができる電源切断制御方式である。
電源切断の割込処理をかける場合、プログラムが
暴走した状態でも、タイマを使用しなくても開閉
スイツチの操作後接点が閉から開へ復旧する状態
変化を利用して、電源装置を確実に切断せしめる
ことができる電源切断制御方式である。
以下、本願発明を図面によつて説明する。第１
図は本願発明の一実施例を説明するブロツク図、
第２図、第３図は本願発明の一実施例を説明する
タイムチヤートである。
図は本願発明の一実施例を説明するブロツク図、
第２図、第３図は本願発明の一実施例を説明する
タイムチヤートである。
第１図において、オペレーシヨンパネル１６の
スイツチ１０は手で押下時は接点が閉となり手を
放すと自動復旧して開となる例えばノンロツクス
イツチである。スイツチ１０の押下げにより接点
が閉になると、ａ点の電位は零電位となりフリツ
プフロツプ１１がセツトされ、その出力端子Ａの
信号レベルは１となる。その立ち上がり変化が、
割込信号Ｉとなつて割込制御部７へ送られ、同時
にNAND回路１３に与えられる。
スイツチ１０は手で押下時は接点が閉となり手を
放すと自動復旧して開となる例えばノンロツクス
イツチである。スイツチ１０の押下げにより接点
が閉になると、ａ点の電位は零電位となりフリツ
プフロツプ１１がセツトされ、その出力端子Ａの
信号レベルは１となる。その立ち上がり変化が、
割込信号Ｉとなつて割込制御部７へ送られ、同時
にNAND回路１３に与えられる。
割込制御部７は、この電源断の割込信号を処理
部３に送出し、処理部３はプログラム４の実行を
停止せしめ、データＤをフアイル装置５へ退避し
た後電源切断指令を制御部に送出する。これによ
り制御部６は電源断信号ｂを出力し、NAND回
路１２の入力レベルを反転し電源切断信号Ｍが出
力され、電源装置１の接点部９の補助リレーを駆
動して電源メインスイツチを切断し、電源部６か
らの電圧Ｅの供給が停止される。
部３に送出し、処理部３はプログラム４の実行を
停止せしめ、データＤをフアイル装置５へ退避し
た後電源切断指令を制御部に送出する。これによ
り制御部６は電源断信号ｂを出力し、NAND回
路１２の入力レベルを反転し電源切断信号Ｍが出
力され、電源装置１の接点部９の補助リレーを駆
動して電源メインスイツチを切断し、電源部６か
らの電圧Ｅの供給が停止される。
この制御動作の詳細を第２図のタイムチヤート
によつて説明する。
によつて説明する。
第２図は、正常動作時のタイムチヤートであ
る。第２図において、ａは時刻t1に、第１図にお
けるスイツチ１０を押下げて接点を閉じ、時刻t4
に接点を開くと、該時刻t1〜t4の間の電位は０に
なる。またスイツチ１０の接点が閉じると、時刻
t2にフリツプフロツプ１１がセツトされ出力端子
Ａのレベルは０から１に反転する。NAND回路
１３の入力は１、０で出力は１となりNAND回
路１２の入力は１、１で出力は０であり、該時刻
t2には電源には信号は送出されない。
る。第２図において、ａは時刻t1に、第１図にお
けるスイツチ１０を押下げて接点を閉じ、時刻t4
に接点を開くと、該時刻t1〜t4の間の電位は０に
なる。またスイツチ１０の接点が閉じると、時刻
t2にフリツプフロツプ１１がセツトされ出力端子
Ａのレベルは０から１に反転する。NAND回路
１３の入力は１、０で出力は１となりNAND回
路１２の入力は１、１で出力は０であり、該時刻
t2には電源には信号は送出されない。
第２図ｂはフリツプフロツプ１１の出力端子Ａ
の信号波形即ち割込信号Ｉの信号波形を示す。第
１図における処理部３が、ｃに示す如く時刻t3に
割込みに対する応答信号Ｆを発すると、フリツプ
フロツプ１１がリセツトされ、その出力端子Ａの
信号レベルは、０に復帰する。従つてNAND回
路１３の入力は０、０となり出力は１で、
NAND回路１２の入力は１、１で出力は０に保
持され、時刻t3には電源装置１には信号は送出さ
れない。
の信号波形即ち割込信号Ｉの信号波形を示す。第
１図における処理部３が、ｃに示す如く時刻t3に
割込みに対する応答信号Ｆを発すると、フリツプ
フロツプ１１がリセツトされ、その出力端子Ａの
信号レベルは、０に復帰する。従つてNAND回
路１３の入力は０、０となり出力は１で、
NAND回路１２の入力は１、１で出力は０に保
持され、時刻t3には電源装置１には信号は送出さ
れない。
時刻t5に、処理部３によるプログラム４の実行
中止、データＤのフアイル装置への退避が終了す
ると、この時点で処理部３は電源切断指令Ｇを制
御部６へ送出し、これにより制御部６は第２図ｄ
に示す電源断信号ｂを出力する。これは図示の如
く負信号であるので、NAND回路１２の入力は
０、１に変わり、出力は１となつて第２図ｅに示
すように電源切断信号Ｍが電源装置１へ送出さ
れ、第２図ｆに示す如く電源のメインスイツチを
切断し電源部６の供給電圧Ｅを遮断する。
中止、データＤのフアイル装置への退避が終了す
ると、この時点で処理部３は電源切断指令Ｇを制
御部６へ送出し、これにより制御部６は第２図ｄ
に示す電源断信号ｂを出力する。これは図示の如
く負信号であるので、NAND回路１２の入力は
０、１に変わり、出力は１となつて第２図ｅに示
すように電源切断信号Ｍが電源装置１へ送出さ
れ、第２図ｆに示す如く電源のメインスイツチを
切断し電源部６の供給電圧Ｅを遮断する。
以上が正常動作の場合であるが、割込時にプロ
グラムの暴走等による異常動作の場合を、第１図
及び第３図によつて説明する。
グラムの暴走等による異常動作の場合を、第１図
及び第３図によつて説明する。
第１図において、スイツチ１０を押下げると、
フリツプフロツプ１１がセツトされ、その出力端
子Ａの立上がりにより、信号Ｉが割込制御部７と
NAND回路の入力端子へ送られる。これにより
割込制御部７は、電源断の割込発生を処理部３へ
通知する。然るに、処理部３において実行中のプ
ログラムが暴走している場合には、処理部３から
は応答信号Ｆが発せられない。従つて制御部３か
らは電源断信号ｂも発せられない。これを第３図
のダイムチヤートで説明すると、第３図ａの如く
時刻t1に第１図のスイツチ１０の接点Ｓを閉じる
と、フリツプフロツプ１１はセツトされ出力端子
Ａは第３図ｂの如く時刻t2において１となり、
NAND回路１３の入力は１、０で出力は１で、
従つてNAND回路１２の入力は１、１で出力は
０に保たれ、この時点では電源に切断信号は出な
い。
フリツプフロツプ１１がセツトされ、その出力端
子Ａの立上がりにより、信号Ｉが割込制御部７と
NAND回路の入力端子へ送られる。これにより
割込制御部７は、電源断の割込発生を処理部３へ
通知する。然るに、処理部３において実行中のプ
ログラムが暴走している場合には、処理部３から
は応答信号Ｆが発せられない。従つて制御部３か
らは電源断信号ｂも発せられない。これを第３図
のダイムチヤートで説明すると、第３図ａの如く
時刻t1に第１図のスイツチ１０の接点Ｓを閉じる
と、フリツプフロツプ１１はセツトされ出力端子
Ａは第３図ｂの如く時刻t2において１となり、
NAND回路１３の入力は１、０で出力は１で、
従つてNAND回路１２の入力は１、１で出力は
０に保たれ、この時点では電源に切断信号は出な
い。
然し、時刻t4の時点で、スイツチ１０の押下げ
をやめ接点Ｓが復旧して間になると、NAND回
路１３の入力は１、１となり該出力は第３図ｃの
如く０に反転し、NAND回路１２の入力は１、
０で出力は１となり、第３図ｄに示される如く電
源切断信号Ｍが電源装置１へ送出され、リレー部
９の補助リレーを励磁し電源のメインスイツチを
切断するので、電源部６の供給電圧Ｅも第３図ｅ
の如く遮断される。
をやめ接点Ｓが復旧して間になると、NAND回
路１３の入力は１、１となり該出力は第３図ｃの
如く０に反転し、NAND回路１２の入力は１、
０で出力は１となり、第３図ｄに示される如く電
源切断信号Ｍが電源装置１へ送出され、リレー部
９の補助リレーを励磁し電源のメインスイツチを
切断するので、電源部６の供給電圧Ｅも第３図ｅ
の如く遮断される。
以上のようにスイツチとしてノンロツクスイツ
チ等を使用すれば、復旧時のハネ返り信号を用い
ることにより電源切断することが出来る。
チ等を使用すれば、復旧時のハネ返り信号を用い
ることにより電源切断することが出来る。
本願発明により電源断の割込処理時にプログラ
ムの暴走等があつても、タイマを使用しなくても
簡単な制御方式で迅速、確実な電源切断の割込処
理が可能となつた。
ムの暴走等があつても、タイマを使用しなくても
簡単な制御方式で迅速、確実な電源切断の割込処
理が可能となつた。
第１図は本願発明の一実施例を説明するブロツ
ク図、第２図、第３図は本願発明の一実施例を説
明するブロツク図、第４図は従来例を説明するブ
ロツク図、図において、１は電源装置、２は処理
装置、３は処理部、４はプログラム、５はフアイ
ル装置、６は制御部、７は割込制御部、８はタイ
マ、９は接点部、１０はスイツチ、１１はフリツ
プフロツプ、１２，１３はNAND回路、１５は
ANDゲート、１６はオペレーシヨンパネルを示
す。
ク図、第２図、第３図は本願発明の一実施例を説
明するブロツク図、第４図は従来例を説明するブ
ロツク図、図において、１は電源装置、２は処理
装置、３は処理部、４はプログラム、５はフアイ
ル装置、６は制御部、７は割込制御部、８はタイ
マ、９は接点部、１０はスイツチ、１１はフリツ
プフロツプ、１２，１３はNAND回路、１５は
ANDゲート、１６はオペレーシヨンパネルを示
す。
Claims (1)
- 【特許請求の範囲】 １ 計算機の処理装置がプログラムを実行中に実
施する供給電圧遮断の割込処理による電源切断制
御方式において、 接点の開閉により接点部に与えられた電位が接
地電位に変化する回路をもつたスイツチを設け、
該スイツチの操作により該接点を開状態より閉状
態にした時、前記電位変動により、論理回路と、
割込制御部を介して処理部に信号を与え、該処理
部は該信号によりプログラムの実行を中止しデー
タをフアイル装置に退避せしめた後電源切断指令
を制御部に送出し、該制御部は前記論理回路を介
して電源切断信号を電源部に送出して電圧供給を
遮断せしめ、 前記処理部より電源切断指令が発生しない異常
状態においても、前記スイツチの接点が閉状態か
ら開状態に復旧する時点の前記電位変動による信
号が論理回路に入力され、該論理回路より電源切
断信号が電源部に送出され電源供給を遮断せしめ
る手段を設けたことを特徴とする電源切断制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257893A JPS61134824A (ja) | 1984-12-06 | 1984-12-06 | 電源切断制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257893A JPS61134824A (ja) | 1984-12-06 | 1984-12-06 | 電源切断制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61134824A JPS61134824A (ja) | 1986-06-21 |
| JPH048807B2 true JPH048807B2 (ja) | 1992-02-18 |
Family
ID=17312648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257893A Granted JPS61134824A (ja) | 1984-12-06 | 1984-12-06 | 電源切断制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134824A (ja) |
-
1984
- 1984-12-06 JP JP59257893A patent/JPS61134824A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61134824A (ja) | 1986-06-21 |
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