JPH0488637A - 縦型バイポーラトランジスタを有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高速動作性が優れた縦型バイポーラトランジス
タを有する半導体集積回路装置に関する。

［従来の技術］ バイポーラトランジスタを使用した論理回路及びメモリ
等の半導体集積回路装置は、ＭＯＳトランジスタを使用
したものに比して動作速度が速いという特長を宵してい
る。特に、このような半導体集積回路装置を中型又は大
型のコンビエータ等に使用した場合、その動作速度の優
劣がコンピュータの性能を決定する要因になることが多
いため、バイポーラトランジスタを使用した半導体集積
回路装置の高速化及び高集積化がより一層進められてい
る。

第４図は従来のこの種の高速化及び高集積化を図った縦
型バイポーラトランジスタを育する半導体集積回路装置
を示す断面図である。

半導体基板（図示せず）上に形成されたＮ−型エピタキ
シャル層１の表面には、Ｐ＋型ベース領域９及びＮ＋型
コレクタ領域１１が選択的に形成されている。Ｐ“型ベ
ース領域９とＮ“型コレクタ領域１１との間のＮ−型エ
ピタキシャル層１の表面には、Ｐ−型ベース領域１３が
形成されている。このＰ”型ベース領域１３の表面には
エミッタ領域１５が選択的に形成されている。

Ｎ”型エピタキシャル層１上には酸化シリコン膜２が被
着されていて、上述の素子領域部分の酸化シリコン膜２
に開口部が設けられている。また、酸化シリコン膜２の
前記開口部の縁部には段差が形成されている。Ｐ＋型ベ
ース領域８及びＮゝ型コレクタ領域１１上には、夫々ベ
ース引出電極３ａ及びコレクタ引出電極３ｂがその上部
を前記開口部の段差に整合させて形成されている。この
ベース引出電極３ａ及びコレクタ引出電極３ｂは、前記
開口部を設けた後に、全面に多結晶シリコン膜を被着し
、この多結晶シリコン膜に所定の不純物をドープするこ
とにより相互に分割されていて、その後パターン形成さ
れている。また、エミッタ領域ＩＳ上には不純物をドー
プした多結晶シリコン膜からなるエミッタ引出電極１４
が形成されていて、ベース引出電極３ａ及びコレクタ引
出電極３ｂとエミッタ引出電極１４との間には窒化シリ
コン膜８が介装されている。なお、この窒化シリコン膜
８はベース引出電極３　ａ　％コレクタ引出電極３ｂ及
び酸化シリコン膜２上にも形成されている。

酸化シリコン膜１６は窒化シリコン膜８上に被着した後
、ベース引出電極３　ａ　Ｎコレクタ引出電極３ｂ及び
エミッタ引出電極１４上の窒化シリコン膜８及び酸化シ
リコン膜１６に選択的に開口部を設けることにより形成
されている。これらの開口部には、ベース電極１７、エ
ミッタ電極１８及びコレクタ電極１９が選択的に形成さ
れている。

このように構成される縦型バイポーラトランジスタを有
する半導体集積回路装置においては、多結晶シリコン膜
からなるベース引出電極３ａ、コレクタ引出電極３ｂ及
びエミッタ引出電極１４により、各素子領域と電極１７
乃至１θとが相互に接続されている。このため、Ｐ“型
ベース領域９、Ｐ−型ベース領域１３、Ｎ”型コレクタ
領域１１及びエミッタ領域１５を容易に縮小することが
できるので、ベース容量、エミッタ容量及びコレクタ基
板間容量を低減することができる。これにより、半導体
集積回路装置を高速化させている。

［発明が解決しようとする課題］ しかしながら、上述した従来の縦型バイポーラトランジ
スタを有する半導体集積回路装置においては、ベース引
出電極３ａ及びコレクタ引出電極３ｂは多結晶シリコン
膜を分割することによりエミッタ引出電極１４の周囲に
配置されている。このため、コレクタ引出電極３ｂによ
りベース引出電極３ａの形成領域が制限されるので、ベ
ース引出電極３ａの面積が不十分になり、ベース抵抗が
増大してしまう。従って、上述の半導体集積回路装置は
ベース抵抗の増大により高速化が困難になっているとい
う問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
バイポーラトランジスタのベース抵抗を低減することが
でき、動作速度をより一層高めることができる縦型バイ
ポーラトランジスタを何する半導体集積回路装置を提供
することを目的とする。

［課題を解決するための手段］ 本発明に係る縦型バイポーラトランジスタを有する半導
体集積回路装置は、半導体基板上に設けられた第１導電
型の多結晶シリコン膜からなるエミッタ引出電極と、こ
のエミッタ引出電極を間に挟んで前記エミッタ引出電極
に対して絶縁膜を介して配置された第２導電型及び第１
導電型の多結晶シリコン膜からなる夫々ベース引出電極
及びコレクタ引出電極とを備えた縦型バイポーラトラン
ジスタを有する半導体集積回路装置において、前記ベー
ス引出電極及び前記コレクタ引出電極と前記絶縁膜との
間に夫々第２導電型の多結晶シリコン層が介装されてい
て、この多結晶シリコン層がベース領域に接続されてい
ることを特徴とする特〔作用コ 本発明においては、従来と同様にして、多結晶シリコン
膜からなるベース引出電極、コレクタ引出電極及びエミ
ッタ引出電極により各素子領域が電気的に引き出される
ため、これらの素子領域を容易に縮小することができ、
縦型バイポーラトランジスタの容量を低減することがで
きる。そして、前記エミッタ引出電極を間に挟む位置に
絶縁膜を介して配置されたベース引出電極及びコレクタ
引出電極と前記絶縁膜との間には、第２導電型の多Ｍ晶
シリコン層が介装されていて、この多結晶シリコン層が
ベース領域に接続されている。この多結晶シリコン層は
第２導電型のベース引出電極とオーミック接合を形成し
、第１導電型のコレクタ引出電極とＰＮ接合を形成して
いる。このため、前記多結晶シリコン層が実質的にベー
ス引出電極の一部として作用するので、ベース抵抗を大
幅に低減することができる。

従って、本発明によれば、縦型バイポーラトランジスタ
を有する半導体集積回路装置の動作速度を従来に比して
より一層高めることができる。

また、本発明においては、ベース領域の直下域の半導体
基板に、第１導電型のコレクタ領域に接続された第１導
電型の埋込拡散層を設けることが好ましい。この場合、
コレクタ抵抗を低減できるので、半導体集積回路装置の
動作速度をより一層高めることができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る縦型バイポーラト
ランジスタを存する半導体集積回路装置を示す断面図で
ある。

半導体基板（図示せず）上の最上層に形成されたＮ−型
エピタキシャル層１の表面には、Ｐゝ型ベース領域８及
びＮ＋型コレクタ領域１１が選択的に形成されている。

Ｐ“型ベース領域９とＮ“型コレクタ領域１１との間の
Ｎ−型エピタキシャル層１の表面には、Ｐ−型ベース領
域１３が選択的に形成されている。また、Ｎゝ型コレク
タ領域１１とＰ”型ベース領域１３との間のＮ−型エピ
タキシャル層１の表面には、Ｐゝ型拡散領域１０が形成
されている。また、Ｐ−型ベース領域１３の表面にはエ
ミッタ領域１５が選択的に形成されている。

Ｎ−型エピタキシャル層１上には酸化シリコン膜２が被
着されていて、上述の素子領域部分の酸化シリコン膜２
に開口部が設けられている。この酸化膜２の前記開口部
の縁部には段差が形成されている。Ｐ４型ベース領域９
及びＮゝ型コレクタ領域１１上には、夫々ベース引出電
極３ａ及びコレクタ引出電極３ｂがその上部を前記開口
部の段差に整合させて形成されている。このベース引出
電極３ａ及びコレクタ引出電極３ｂは、前記開口部を設
けた後に全面に多結晶シリコン膜を被着し、この多結晶
シリコン膜に所定の不純物をドープすることにより相互
に分割されていて、その後パターン形成されている。ま
た、エミッタ領域１５上には不純物をドープした多結晶
シリコン膜からなるエミッタ引出電極１４が形成されて
いて、ベース引出電極３ａ及びコレクタ引出電極３ｂと
エミッタ引出電極１４との間には窒化シリコン膜８が介
装されている。なお、この窒化シリコン膜８はベース引
出電極３ａｓコレクタ引出電極３ｂ及び酸化シリコン膜
２上にも形成されている。そして、本実施例においては
、ベース引出電極３ａ及びコレクタ引出電極３ｂの側壁
と窒化シリコン膜８との間にＰ＋型多結晶７９３７層７
が介装されている。このＰ・型多結晶シリコン層７はベ
ース引出電極３ａとオーミック接合を形成しており、コ
レクタ引出電極３ｂとＰＮ接合を形成している。

酸化シリコン膜１６は窒化シリコン膜８上に被着されて
いる。この窒化シリコン膜８及び酸化シリコン膜１６に
はベース引出電極３ａｓコレクタ引出電極８ｂ及びエミ
ッタ引出電極１４上の部分に選択的に開口部が設けられ
ている。また、これらの開口部には、ベース電極１７、
エミッタ電極１８及びコレクタ電極１９が選択的に形成
されている。

このように構成される縦型パイポーラトランジスタを育
する半導体集積回路装置においては、多結晶シリコン膜
からなるベース引出電極３　ａ　ｓコレクタ引出電極３
ｂ及びエミッタ引出電極１４により、各素子領域と電極
１７乃至１θとが相互に接続されている。このため、Ｐ
１型ベース領域８、Ｐ−型ベース領域１３、Ｎ”型コレ
クタ領域１１及びエミッタ領域１５を容易に縮小するこ
とができるので、ベース容量、エミッタ容量及びコレク
タ基板間容量を低減することができる。そして、ベース
引出電極３ａとオーミック接合したＰ＋型多結８２９７
７層７は、エミッタ引出電極１４を取り囲むようにして
Ｐ−型ベース領域１３上のコレクタ引出電極３ｂの側壁
部にまで形成されている。このため、Ｐ”型多結晶シリ
コン層７によりベース抵抗を著しく低減することができ
る。これにより、半導体集積回路装置の動作速度を従来
に比して更に一層高めることができる。

次に、上述の本実施例に係る縦型バイポーラトランジス
タを有する半導体装置の製造方法について、第２図（ａ
）乃至（ｆ）を参照して説明する。

先ず、第２図（ａ）に示すように、Ｐ″型半導体基板（
図示せず）上にＮ−型エピタキシャル層１を成長させ、
素子領域を分離した後、全面に膜厚が例えば約０．５μ
ｍの酸化シリコン膜２を成長させる。次に、エツチング
により酸化シリコン膜２を選択的に除去することにより
、幅が例えば約２μｍ１長さが例えば約４μｍの開口部
４を設ける。次いで、全面にノンドープの多結晶シリコ
ン膜３を成長させた後、ランプアニールにより多結晶シ
リコン膜３を単結晶化する。

次に、第２図（ｂ）に示すように、多結晶シリコン膜３
に所定の不純物をドープすることにより多結晶シリコン
膜３をＰ１型のベース引出電極３ａ及びＮ０型のコレク
タ引出電極３ｂに分割する。

次に、全面に窒化シリコン膜６を被着した後、この窒化
シリコン膜６、ベース引出電極３ａ及びコレクタ引出電
極３ｂを選択的に除去することにより、開口部４内に幅
が例えば約り、Ｓμｍ１長さが例えば約３．６μｍの開
口部５を設ける。この開口部５の垂直な内壁にはベース
引出電極３ａ及びコレクタ引出電極３ｂを露出させる。

次いで、全面にＰゝ型多結晶シリコン層７を被着する。

次に、第２図（Ｃ）に示すように、Ｐ＋型多結８２９７
７層７をエツチングバックすることにより、開口部５の
内壁部分にのみＰ”型多結晶シリコン層７を残存させる
。次いで、ランプアニールにより残存したＰ０型多結晶
シリコン層７を単結晶化する。この場合、Ｐ″型多結晶
シリコン層７は単結晶に極めて近い状態になり、ベース
引出電極３ａとオーミック接合を形成し、コレクタ引出
電極３ｂとＰＮ接合を形成する。

次に、第２図（ｄ）に示すように、全面に窒化シリコン
膜８を被着する。そして、この半導体基板を温度が例え
ば約１０００℃で加熱して、ベース引出電極３　ａ　％
フレフタ引出電極３ｂ及びＰ“型多結晶シリコン層７か
ら不純物を拡散させることにより、Ｎ−型エピタキシャ
ル層１０表面にＰ９型ベース領域（グラフトベース領域
）θ、Ｎ０型コレクタ領域１１及びＰ“型拡散領域１０
を自己整合的に形成する。

次に、第２図（ｅ）に示すように、窒化シリコン膜８を
エツチングバックしてＮ−型エピタキシャル層１上の窒
化シリコン膜８を選択的に除去することにより、開口部
５内に開口部１２を設ける。

次いで、開口部１２を介してＮ−型エピタキシャル層１
の表面にボロン等を拡散することによりＰ−型ベース領
域１３を形成する。

次に、第２図（ｆ’）に示すように、全面にＮ０型の多
結晶シリコン膜を被着した後、この多結晶シリコン膜を
選択的に除去することにより、Ｐ−型ベース領域１３上
にエミッタ引出電極１４をパターン形成する。次に、こ
のエミッタ引出電極１４から不純物を拡散させることに
より、Ｐ−型ベース領域１３の表面にエミッタ領域１５
を形成する。

その後、第１図に示すように、全面に酸化シリコン膜１
６を被着し、ベース電極１７、エミッタ電極１８及びコ
レクタ電極１９を形成する。このようにして、本実施例
に係る縦型バイポーラトランジスタを有する半導体装置
を製造することができる。

第３図は本発明の第２の実施例に係る縦型バイポーラト
ランジスタを有する半導体装置を示す断面図である。な
お、第３図において第１図と同一物には同一符号を付し
てその部分の詳細な説明は省略する。

本実施例においでは、Ｐ−型ベース領域１３の直下域の
Ｎ−型エピタキシャル層１中に、Ｎ”型コレクタ領域１
１に接続されたＮ０型拡散層２０が埋め込まれている。

このＮゝ型型数散層２０、イオン注入法等により予めＮ
−型エピタキシャル層１中に形成することができ、例え
ば、従来から使用されているトランジスタの埋込層を広
げることにより形成することができる。

本実施例によれば、第１の実施例と同様にしてベース抵
抗を低減できると共に、Ｎ”型拡散層２０を設けること
によりコレクタ抵抗を低減でき、電子の走行時間を短縮
することができる。従って、縦型バイポーラトランジス
タを有する半導体集積回路装置の動作速度を更に高める
ことができる。

なお、上述した各実施例においては、ＮＰＮトランジス
タの場合について説明したが、拡散不純物を変えること
により、ＰＮＰトランジスタの場合にも適用できるのは
勿論である。

［発明の効果コ 以上説明したように本発明によれば、エミッタ引出電極
を間に挟む位置に絶縁膜を介して配置されたベース引出
電極及びコレクタ引出電極と前記絶縁膜との間に、第２
導電型の多結晶シリコン層が介装されていて、この多結
晶シリコン層がベース領域に接続されるから、ベース抵
抗を大幅に低減することができる。従って、縦型バイポ
ーラトランジスタを有する半導体集積回路装置の動作速
度を従来に比してより一層高めることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る縦型バイポーラト
ランジスタを有する半導体集積回路装置を示す断面図、
第２図（ａ）乃至（ｆ）はその製造方法を工程順に示す
断面図、第３図は本発明の第２の実施例に係る縦型バイ
ポーラトランジスタを有する半導体集積回路装置を示す
断面図、第４図は従来の縦型バイポーラトランジスタを
有する半導体集積回路装置を示す断面図である。 １：Ｎ−型エピタキシャル層、２，１６；酸化シリコン
ＩＫ、３；多結晶シリコン！、３ａ：ベース引出電極、
３ｂ；コレクタ引出電極、４，５゜１２；開口部、８．
８；窒化シリコン膜、７；Ｐ０型多結晶シリコン層、９
；Ｐ＋型ベース領域、１０；Ｐ＋型拡散領域、１１；Ｎ
”型コレクタ領域、１３；Ｐ−型ベース領域、１４；エ
ミッタ弓出電極、１５；エミッタ領域、１７；ベース電
極、１８；エミッタ電極、１９；コレクタ電極、２０；
Ｎ０型拡散層 ９、Ｐ１ヘースｉ１１式 １３、Ｐ−型ベース領１八 １７、ベース電極

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に設けられた第１導電型の多結晶シ
   リコン膜からなるエミッタ引出電極と、このエミッタ引
   出電極を間に挟んで前記エミッタ引出電極に対して絶縁
   膜を介して配置された第２導電型及び第１導電型の多結
   晶シリコン膜からなる夫々ベース引出電極及びコレクタ
   引出電極とを備えた縦型バイポーラトランジスタを有す
   る半導体集積回路装置において、前記ベース引出電極及
   び前記コレクタ引出電極と前記絶縁膜との間に夫々第２
   導電型の多結晶シリコン層が介装されていて、この多結
   晶シリコン層がベース領域に接続されていることを特徴
   とする縦型バイポーラトランジスタを有する半導体集積
   回路装置。
2. （２）ベース領域の直下域の半導体基板に埋め込まれ第
   １導電型のコレクタ領域に接続された第１導電型の埋込
   拡散層を有することを特徴とする請求項１に記載の縦型
   バイポーラトランジスタを有する半導体集積回路装置。