JPH048949B2 - - Google Patents
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- JPH048949B2 JPH048949B2 JP56076974A JP7697481A JPH048949B2 JP H048949 B2 JPH048949 B2 JP H048949B2 JP 56076974 A JP56076974 A JP 56076974A JP 7697481 A JP7697481 A JP 7697481A JP H048949 B2 JPH048949 B2 JP H048949B2
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- supply voltage
- voltage
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は集積回路装置に係り、電極パツドへの
接続を選択的に行なうことにより必要に応じて内
部回路の機能を変更することができる集積回路装
置に関する。 集積回路装置の開発において、同一の集積回路
装置にあらかじめ複数の機能を設けておき、組立
段階で所定の機能のみを選択したいような場合が
ある。そのような必要性がある場合、従来から組
立工程や、集積回路装置のパツケージの変更等を
格別に行なうことなく上記必要性を満たすことが
できるようになればはなはだ便利で実用性の高い
ものとなる。 本発明はそのような必要性を満たすことを目的
としその特徴は、高電位側電源電圧、低電位側電
源電圧、接地電源電圧をそれぞれ内部回路へ供給
するための複数の電源用電極パツド（P1，P2，
P3）を半導体基板上に有する集積回路装置であ
つて、 前記複数の電源用電極パツドそれぞれの近傍に
設けられた複数の機能変更用電極パツド（P10，
P20，P30）と、 前記複数の機能変更用電極パツドと前記電源用
電極パツドとの間を選択的に接続するボンデイン
グワイヤ（W10，W20，W30）と、前記機能変更
用電極パツドへ供給される電源電圧を判別して対
応する制御信号を出力するレベル検出回路２と、
前記制御信号に応答して前記内部回路の動作機能
を変更する機能変更回路３とを具備し、前記レベ
ル検出回路２は、前記高電位側電源電圧と前記接
地電源電圧とを判別する第１の電圧判別部（Q1
〜Q4）と、前記低電位側電源電圧と前記接地電
源電圧とを判別する第２の電圧判別部（Q5〜Q8）
と、前記第２の電圧判別部の出力信号レベルを高
電位側電源電圧レベルにレベル変換するレベル変
換部と、前記第１の電圧判別部と前記レベル変換
部（Q9〜Q14）とから出力される出力信号をデコ
ードして前記機能変更回路へ前記制御信号を伝え
るデコード部１１〜１５とから構成されてなり、
前記ワイヤボンデイングにより前記機能変更用電
極パツドへ印加する電圧を選択することで機能変
更が行われることにある。 以下、本発明の一実施例を図に従つて詳細に説
明する。第１図は本実施例の集積回路基板１００
の概略平面図である。 １，１ａは内部回路、２はレベル検出回路、３
は機能変更回路である。P1，P2，P3はそれぞれ
正電源（＋5V），負電源（−5V），接地電源
（0V）用の電極パツドで、回路設計上一般に離れ
てあるいは反対側に配置される。P4〜P7は他の
信号を入出力するための電極パツドである。W1
〜W7はそれぞれの電極パツドを外部に接続する
ための導線で、装置の組立工程でのワイヤーボン
デイング工程でボンデイングされる。 本実施例では、上記のように離れて配置される
電源用電極パツドP1，P2，P3の近傍に変更用電
極パツドP10，P20，P30をそれぞれ設け、それら
のパツドP10，P20，P30を配線４を介して共通に
レベル検出回路２の入力端INに接続している。
そして各パツドP10，P20，P30への導線W10，
W20，W30のうちいずれか１本をワイヤーボンデ
イング工程でボンデイングすることにより入力端
INの電位レベルを変更する。内部回路１ａには
あらかじめ複数の機能を設けておき、レベル検出
回路２の出力OUTに応じて動作する機能変更回
路３によりそれら複数の機能のいずれかを選択す
るようにする。 本実施例の場合、変更用電極パツドP10，P20，
P30が各電源パツドP1，P2，P3の近傍に設けられ
配線４を介してレベル検出回路２の入力端INに
共通に接続されている。そのため回路基板１００
を収容するパツケージ（図示せず）に、変更用電
極パツドP10，P20，P30に対応する専用の内部リ
ード部を設ける必要がなく、従来からある電源用
の内部リードをそのまま利用することができる。
またワイヤーボンデイング工程では、従来の工程
に単に導線W1，W2，W3のいずれか１本のボン
デイングを加えるだけで良く、格別に工程を変更
する必要はない。 第２図は、第１図のレベル検出回路２及び機能
変更回路３の詳細を示す回路図である。 レベル検出回路２の入力端INには、変更用電
極パツドP10，P20，P30への導線W10，W20，W30
の有無に応じて正電源（＋5V），負電源（−5V）
及び接地電源（0V）が接続される。 レベル検出回路２はトランジスタQ1〜Q14（奇
数の添字はＰチヤネルトランジスタで、偶数の添
字はＮチヤネルトランジスタ）で構成されてい
る。トランジスタQ1〜Q4は２つのインバータ回
路（Q1とQ2，Q3とQ4）を構成し、入力端INの電
位レベルに対して、電源電圧０〜＋5V間に存在
する論理しきい値に基づいて、0V又は＋5Vを出
力する第１の電圧判別部を構成する。トランジス
タQ5〜Q8は２つのインバータ回路（Q5とQ6，Q7
とQ8）を構成し、入力端INの電位レベルに対し
て、電源電圧０〜−5V間に存在する論理しきい
値に基づいて、0V又は−5Vを出力する第２の電
圧判別部を構成する。トランジスタQ9〜Q14は、
電源電圧０〜−5V間に存在する論理しきい値に
基づいて0V又は−5Vを出力するインバータ回路
（Q9とQ10）と、電源電圧−５〜＋5Vが印加され
る回路（Q11〜Q14）とを構成し、インバータ回
路（Q9とQ10）の出力が−5Vの時に出力Vcの正
電源（＋5V）を出力するレベル変換部を構成す
る。ANDゲート１１，１２，１３，インバータ
１４，１５は、前記第１の電圧判別部及び前記第
２の電圧判別部の出力を受けて、出力O1，O2，
O3の何れか１つに＋5Vを出力するデコード部を
構成する。 本実施例では、入力端INの電位レベル＋5V，
0V，−5Vに応じて出力O1，O2，O3がそれぞれＨ
レベル（＋5V）となる。IN，O1，O2，O3及び内
部の各端子VA1，VB，VCのレベルを次に表に示
す。
接続を選択的に行なうことにより必要に応じて内
部回路の機能を変更することができる集積回路装
置に関する。 集積回路装置の開発において、同一の集積回路
装置にあらかじめ複数の機能を設けておき、組立
段階で所定の機能のみを選択したいような場合が
ある。そのような必要性がある場合、従来から組
立工程や、集積回路装置のパツケージの変更等を
格別に行なうことなく上記必要性を満たすことが
できるようになればはなはだ便利で実用性の高い
ものとなる。 本発明はそのような必要性を満たすことを目的
としその特徴は、高電位側電源電圧、低電位側電
源電圧、接地電源電圧をそれぞれ内部回路へ供給
するための複数の電源用電極パツド（P1，P2，
P3）を半導体基板上に有する集積回路装置であ
つて、 前記複数の電源用電極パツドそれぞれの近傍に
設けられた複数の機能変更用電極パツド（P10，
P20，P30）と、 前記複数の機能変更用電極パツドと前記電源用
電極パツドとの間を選択的に接続するボンデイン
グワイヤ（W10，W20，W30）と、前記機能変更
用電極パツドへ供給される電源電圧を判別して対
応する制御信号を出力するレベル検出回路２と、
前記制御信号に応答して前記内部回路の動作機能
を変更する機能変更回路３とを具備し、前記レベ
ル検出回路２は、前記高電位側電源電圧と前記接
地電源電圧とを判別する第１の電圧判別部（Q1
〜Q4）と、前記低電位側電源電圧と前記接地電
源電圧とを判別する第２の電圧判別部（Q5〜Q8）
と、前記第２の電圧判別部の出力信号レベルを高
電位側電源電圧レベルにレベル変換するレベル変
換部と、前記第１の電圧判別部と前記レベル変換
部（Q9〜Q14）とから出力される出力信号をデコ
ードして前記機能変更回路へ前記制御信号を伝え
るデコード部１１〜１５とから構成されてなり、
前記ワイヤボンデイングにより前記機能変更用電
極パツドへ印加する電圧を選択することで機能変
更が行われることにある。 以下、本発明の一実施例を図に従つて詳細に説
明する。第１図は本実施例の集積回路基板１００
の概略平面図である。 １，１ａは内部回路、２はレベル検出回路、３
は機能変更回路である。P1，P2，P3はそれぞれ
正電源（＋5V），負電源（−5V），接地電源
（0V）用の電極パツドで、回路設計上一般に離れ
てあるいは反対側に配置される。P4〜P7は他の
信号を入出力するための電極パツドである。W1
〜W7はそれぞれの電極パツドを外部に接続する
ための導線で、装置の組立工程でのワイヤーボン
デイング工程でボンデイングされる。 本実施例では、上記のように離れて配置される
電源用電極パツドP1，P2，P3の近傍に変更用電
極パツドP10，P20，P30をそれぞれ設け、それら
のパツドP10，P20，P30を配線４を介して共通に
レベル検出回路２の入力端INに接続している。
そして各パツドP10，P20，P30への導線W10，
W20，W30のうちいずれか１本をワイヤーボンデ
イング工程でボンデイングすることにより入力端
INの電位レベルを変更する。内部回路１ａには
あらかじめ複数の機能を設けておき、レベル検出
回路２の出力OUTに応じて動作する機能変更回
路３によりそれら複数の機能のいずれかを選択す
るようにする。 本実施例の場合、変更用電極パツドP10，P20，
P30が各電源パツドP1，P2，P3の近傍に設けられ
配線４を介してレベル検出回路２の入力端INに
共通に接続されている。そのため回路基板１００
を収容するパツケージ（図示せず）に、変更用電
極パツドP10，P20，P30に対応する専用の内部リ
ード部を設ける必要がなく、従来からある電源用
の内部リードをそのまま利用することができる。
またワイヤーボンデイング工程では、従来の工程
に単に導線W1，W2，W3のいずれか１本のボン
デイングを加えるだけで良く、格別に工程を変更
する必要はない。 第２図は、第１図のレベル検出回路２及び機能
変更回路３の詳細を示す回路図である。 レベル検出回路２の入力端INには、変更用電
極パツドP10，P20，P30への導線W10，W20，W30
の有無に応じて正電源（＋5V），負電源（−5V）
及び接地電源（0V）が接続される。 レベル検出回路２はトランジスタQ1〜Q14（奇
数の添字はＰチヤネルトランジスタで、偶数の添
字はＮチヤネルトランジスタ）で構成されてい
る。トランジスタQ1〜Q4は２つのインバータ回
路（Q1とQ2，Q3とQ4）を構成し、入力端INの電
位レベルに対して、電源電圧０〜＋5V間に存在
する論理しきい値に基づいて、0V又は＋5Vを出
力する第１の電圧判別部を構成する。トランジス
タQ5〜Q8は２つのインバータ回路（Q5とQ6，Q7
とQ8）を構成し、入力端INの電位レベルに対し
て、電源電圧０〜−5V間に存在する論理しきい
値に基づいて、0V又は−5Vを出力する第２の電
圧判別部を構成する。トランジスタQ9〜Q14は、
電源電圧０〜−5V間に存在する論理しきい値に
基づいて0V又は−5Vを出力するインバータ回路
（Q9とQ10）と、電源電圧−５〜＋5Vが印加され
る回路（Q11〜Q14）とを構成し、インバータ回
路（Q9とQ10）の出力が−5Vの時に出力Vcの正
電源（＋5V）を出力するレベル変換部を構成す
る。ANDゲート１１，１２，１３，インバータ
１４，１５は、前記第１の電圧判別部及び前記第
２の電圧判別部の出力を受けて、出力O1，O2，
O3の何れか１つに＋5Vを出力するデコード部を
構成する。 本実施例では、入力端INの電位レベル＋5V，
0V，−5Vに応じて出力O1，O2，O3がそれぞれＨ
レベル（＋5V）となる。IN，O1，O2，O3及び内
部の各端子VA1，VB，VCのレベルを次に表に示
す。
【表】
内部回路１ａには複数の機能回路が構成され、
各機能端子f1，f2，f3がレベル検出回路２の出力
O1，O2，O3と共に機能変更回路３に供給されて
いる。１６，１７，１８，１９はNANDゲート
で、例えば出力O1がＨレベルのとき機能端子f1が
選択されf0を介して内部回路１に接続される。 第３図は本発明の他の実施例で、正電源用及び
負電源用の電極パツドP1，P2の近傍に機能変更
用パツドP10，P20を設け、配線４及び抵抗５を介
して共通に入力端INに接続されている。そして
導線W10のみボンデイングされた場合は入力端
INは＋5Vに、W20のみの場合は−5Vに、W10，
W20の両方の場合は抵抗５により0Vにそれぞれ
なる。レベル検出回路２、機能変更回路３等は前
述の実施例と同様である。 以上説明したように、本発明によれば、従来の
工程等に何ら格別の変更を行なうことなく組立工
程で容易に内部回路の機能変更を選択的に行なう
ことができる。
各機能端子f1，f2，f3がレベル検出回路２の出力
O1，O2，O3と共に機能変更回路３に供給されて
いる。１６，１７，１８，１９はNANDゲート
で、例えば出力O1がＨレベルのとき機能端子f1が
選択されf0を介して内部回路１に接続される。 第３図は本発明の他の実施例で、正電源用及び
負電源用の電極パツドP1，P2の近傍に機能変更
用パツドP10，P20を設け、配線４及び抵抗５を介
して共通に入力端INに接続されている。そして
導線W10のみボンデイングされた場合は入力端
INは＋5Vに、W20のみの場合は−5Vに、W10，
W20の両方の場合は抵抗５により0Vにそれぞれ
なる。レベル検出回路２、機能変更回路３等は前
述の実施例と同様である。 以上説明したように、本発明によれば、従来の
工程等に何ら格別の変更を行なうことなく組立工
程で容易に内部回路の機能変更を選択的に行なう
ことができる。
第１図は本発明の一実施例の概略平面図、第２
図は第１図の部分詳細回路図、第３図は他の実施
例の概略平面図である。 図中、１００：回路基板、１，１ａ：内部回
路、２：レベル検出回路、３：機能変更回路、
４：配線、P1，P2，P3：電源用電極パツド、
P10，P20，P30：変更用電極パツド、W1，W2，
W3，W10，W20，W30：導線、IN：入力端。
図は第１図の部分詳細回路図、第３図は他の実施
例の概略平面図である。 図中、１００：回路基板、１，１ａ：内部回
路、２：レベル検出回路、３：機能変更回路、
４：配線、P1，P2，P3：電源用電極パツド、
P10，P20，P30：変更用電極パツド、W1，W2，
W3，W10，W20，W30：導線、IN：入力端。
Claims (1)
- 【特許請求の範囲】 １ 高電位側電源電圧、低電位側電源電圧、接地
電源電圧をそれぞれ内部回路へ供給するための複
数の電源用電極パツドを半導体基板上に有する集
積回路装置であつて、 前記複数の電源用電極パツドそれぞれの近傍に
設けられた複数の機能変更用電極パツドと、 前記複数の機能変更用電極パツドと前記電源用
電極パツドとの間を選択的に接続するボンデイン
グワイヤと、 前記機能変更用電極パツドへ供給される電源電
圧を判別して対応する制御信号を出力するレベル
検出回路と、 前記制御信号に応答して前記内部回路の動作機
能を変更する機能変更回路とを具備し、 前記レベル検出回路は、前記高電位側電源電圧
と前記接地電源電圧とを判別する第１の電圧判別
部と、前記低電位側電源電圧と前記接地電源電圧
とを判別する第２の電圧判別部と、前記第２の電
圧判別部の出力信号レベルを高電位側電源電圧レ
ベルにレベル変換するレベル変換部と、前記第１
の電圧判別部と前記レベル変換部とから出力され
る出力信号をデコードして前記機能変更回路へ前
記制御信号を伝えるデコード部とから構成されて
なり、前記ワイヤボンデイングにより前記機能変
更用電極パツドへ印加する電圧を選択することで
機能変更が行われることを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56076974A JPS57192046A (en) | 1981-05-21 | 1981-05-21 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56076974A JPS57192046A (en) | 1981-05-21 | 1981-05-21 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57192046A JPS57192046A (en) | 1982-11-26 |
| JPH048949B2 true JPH048949B2 (ja) | 1992-02-18 |
Family
ID=13620749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56076974A Granted JPS57192046A (en) | 1981-05-21 | 1981-05-21 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57192046A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763066B2 (ja) * | 1983-06-29 | 1995-07-05 | 富士通株式会社 | 半導体装置 |
| JPS6028257A (ja) * | 1983-07-26 | 1985-02-13 | Sharp Corp | 集積回路 |
| JPH02295162A (ja) * | 1989-05-09 | 1990-12-06 | Pioneer Electron Corp | 集積回路装置 |
| JP2538698B2 (ja) * | 1990-05-31 | 1996-09-25 | 株式会社東芝 | 半導体集積回路装置 |
| DE60130936T2 (de) * | 2000-03-08 | 2008-07-24 | Matsushita Electric Industrial Co., Ltd., Kadoma | Integrierte Halbleiterschaltung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126285A (en) * | 1977-04-11 | 1978-11-04 | Hitachi Ltd | Semiconductor memory device |
| JPS54991A (en) * | 1977-06-06 | 1979-01-06 | Panafacom Ltd | Semiconductor ic |
-
1981
- 1981-05-21 JP JP56076974A patent/JPS57192046A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57192046A (en) | 1982-11-26 |
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