JPS5950091B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5950091B2 JPS5950091B2 JP11634976A JP11634976A JPS5950091B2 JP S5950091 B2 JPS5950091 B2 JP S5950091B2 JP 11634976 A JP11634976 A JP 11634976A JP 11634976 A JP11634976 A JP 11634976A JP S5950091 B2 JPS5950091 B2 JP S5950091B2
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Landscapes
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- Junction Field-Effect Transistors (AREA)
- Electroplating Methods And Accessories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、さらに詳しくは
半絶縁性半導体を基板とするプレーナ型半導体装置の製
造方法に関するものである。
半絶縁性半導体を基板とするプレーナ型半導体装置の製
造方法に関するものである。
近年半絶縁性半導体を基板として形成されるプレーナ構
造の半導体装置として各種の半導体装置が開発されてき
た。前記プレーナ構造の半導体装置の製造においては形
成された半導体装置の素子電極の一つを接地電極に短絡
させることがしばしば行なわれる。このような場合、通
常ボンディングワイヤを用いてなされてきたが、その接
地インダクタンスは相互インダクタンスの影響によリボ
ンディングワイヤの数を増しても５ｏＩｔＩ程度以下に
抑うることは容易ではなく、いかにして接地インダクタ
ンスを減少させるかがプレーナ型素子の製造技術上の１
・つの大きな課題であつた。
造の半導体装置として各種の半導体装置が開発されてき
た。前記プレーナ構造の半導体装置の製造においては形
成された半導体装置の素子電極の一つを接地電極に短絡
させることがしばしば行なわれる。このような場合、通
常ボンディングワイヤを用いてなされてきたが、その接
地インダクタンスは相互インダクタンスの影響によリボ
ンディングワイヤの数を増しても５ｏＩｔＩ程度以下に
抑うることは容易ではなく、いかにして接地インダクタ
ンスを減少させるかがプレーナ型素子の製造技術上の１
・つの大きな課題であつた。
この様な要請から従来例えばビームリードを用いた接地
方法が開発されてきた。この方法においては、例えば第
１図のごとく半絶縁性基板上１１の半導体結晶層１２を
用いたプレーナ型素子１３の接地すべき電極１４からビ
ームリード１５、１６を引き出し、このビームリードを
放熱板を兼ねたアース電極に熱圧着を行う。この場合に
は接地がボンディングワイヤのように「線」ではなく
「面」状の金属によつて行なわれるので接地インダクタ
ンスは極めて低減される。しかしながら、ビームリード
の熱圧着に熟練が要求されるし、さらには製造作業時に
ビームリードが曲つてしまうという危険もある等の欠点
があり、半導体装置の製造においてその量産性に乏しい
欠点があつた。本発明の目的は、前記従来の欠点を除去
せしめた量産性の優れた半導体装置の製造方法を提供す
ることにある。
方法が開発されてきた。この方法においては、例えば第
１図のごとく半絶縁性基板上１１の半導体結晶層１２を
用いたプレーナ型素子１３の接地すべき電極１４からビ
ームリード１５、１６を引き出し、このビームリードを
放熱板を兼ねたアース電極に熱圧着を行う。この場合に
は接地がボンディングワイヤのように「線」ではなく
「面」状の金属によつて行なわれるので接地インダクタ
ンスは極めて低減される。しかしながら、ビームリード
の熱圧着に熟練が要求されるし、さらには製造作業時に
ビームリードが曲つてしまうという危険もある等の欠点
があり、半導体装置の製造においてその量産性に乏しい
欠点があつた。本発明の目的は、前記従来の欠点を除去
せしめた量産性の優れた半導体装置の製造方法を提供す
ることにある。
本発明によれば半絶縁性ＧａＡｓ半導体を基板としてプ
レーナ型半導体装置を形成せしめた後、該′装置の素子
電極のうちの少なくとも一つの電極と接地電極とを短絡
せしめる半導体装置の製造方法において、形成せしめた
プレーナ型半導体装置の前記接地せんとする素子電極と
接地電極とを結ぶ連続した露出面を構成するように他の
部分を絶縁５被覆せしめた後、前記素子電極および接地
電極のいずれが一方が導電性保持台と接触するように保
持し、かつこれをめつき液中に完全に浸漬するように挿
入せしめて前記導電性保持台に通電して電気めつきを行
うことによつて素子電極と接地電極とを短絡せしめるこ
とを特徴とする半導体装置の製造方法が得られる。
レーナ型半導体装置を形成せしめた後、該′装置の素子
電極のうちの少なくとも一つの電極と接地電極とを短絡
せしめる半導体装置の製造方法において、形成せしめた
プレーナ型半導体装置の前記接地せんとする素子電極と
接地電極とを結ぶ連続した露出面を構成するように他の
部分を絶縁５被覆せしめた後、前記素子電極および接地
電極のいずれが一方が導電性保持台と接触するように保
持し、かつこれをめつき液中に完全に浸漬するように挿
入せしめて前記導電性保持台に通電して電気めつきを行
うことによつて素子電極と接地電極とを短絡せしめるこ
とを特徴とする半導体装置の製造方法が得られる。
前記本発明は、本願発明者が発見した新らしい現象を利
用した量産性の優れた半導体装置の製造方法である。
用した量産性の優れた半導体装置の製造方法である。
すなわち、従来の電気めつき法はめつきを施こしたい物
質が導電性物質にしか適用できず、比抵抗１０３〜１０
１０Ω−Ｃｍの半絶縁性半導体物質に電気めつきを施こ
すことは全く不可能であつた。しかしながら本願発明者
が発見した新らしい現象によれば、半絶縁性半導体と該
表面の一部に設けられためつき用電極とを共にめつき液
中に浸漬せしめて前記めつき用電極に通電すると、めつ
き用電極を浸漬しない従来の方法ではめつき電流が殆ん
ど流れないため、めつきが全く施さなかつた条件、例え
ば設定電流密度４ｍＡ／Ｃｎｌ霊、液温６０℃の条件で
もめつきが容易に施され、しかもめつきが半絶縁性基板
表面を進行していく速さが、めつきが厚み方向に成長し
ていく速さの１０５倍程度と速いという全く新しい現象
が発明された。またこの現象は半絶縁性半導体表面に設
けた絶縁被膜表面には全くめつきされす、さらに半絶縁
性半導体表面を絶縁被膜によりめつき用電極を含む露出
面と、めつき用電極を含まない露出面とに分割した場合
電極を含む露出面にはめつきが行なわれ、分割に用いた
絶縁被膜を通り越してめつき電極を含まない露出面にま
でめつきが進行することはない。まためつき用電極とし
ては、必ずしも金属の蒸．着電極である必要はなく半導
体結晶でも或いは半絶縁性半導体物質の表面と単に接触
する導電体であつてもよく、例えば金属製のピンセツト
ではさむだけでもめつきが行なわれる。
質が導電性物質にしか適用できず、比抵抗１０３〜１０
１０Ω−Ｃｍの半絶縁性半導体物質に電気めつきを施こ
すことは全く不可能であつた。しかしながら本願発明者
が発見した新らしい現象によれば、半絶縁性半導体と該
表面の一部に設けられためつき用電極とを共にめつき液
中に浸漬せしめて前記めつき用電極に通電すると、めつ
き用電極を浸漬しない従来の方法ではめつき電流が殆ん
ど流れないため、めつきが全く施さなかつた条件、例え
ば設定電流密度４ｍＡ／Ｃｎｌ霊、液温６０℃の条件で
もめつきが容易に施され、しかもめつきが半絶縁性基板
表面を進行していく速さが、めつきが厚み方向に成長し
ていく速さの１０５倍程度と速いという全く新しい現象
が発明された。またこの現象は半絶縁性半導体表面に設
けた絶縁被膜表面には全くめつきされす、さらに半絶縁
性半導体表面を絶縁被膜によりめつき用電極を含む露出
面と、めつき用電極を含まない露出面とに分割した場合
電極を含む露出面にはめつきが行なわれ、分割に用いた
絶縁被膜を通り越してめつき電極を含まない露出面にま
でめつきが進行することはない。まためつき用電極とし
ては、必ずしも金属の蒸．着電極である必要はなく半導
体結晶でも或いは半絶縁性半導体物質の表面と単に接触
する導電体であつてもよく、例えば金属製のピンセツト
ではさむだけでもめつきが行なわれる。
以下、前記新らしく発見した現象を利用した本．発明の
一実施例として半絶縁性半導体物質として半絶縁性Ｇａ
Ａｓ結晶、半導体結晶層としてｎ型ＧａＡｓ結晶層を用
いてなるＧａＡｓシヨツトキ一障壁ゲート型電界効果ト
ランジスタの製造方法を例にとり、詳しく説明する。
一実施例として半絶縁性半導体物質として半絶縁性Ｇａ
Ａｓ結晶、半導体結晶層としてｎ型ＧａＡｓ結晶層を用
いてなるＧａＡｓシヨツトキ一障壁ゲート型電界効果ト
ランジスタの製造方法を例にとり、詳しく説明する。
ＧａＡｓシヨツトキ一障壁ゲート型電界効果トランジス
タ（以下ＧａＡｓＳＢＦＥＴと称す）は半絶縁性ＧａＡ
ｓ結晶表面に設けられたｎ型ＧａＡｓ結晶層にソース・
ドレインと称するオーム性電極と、シヨツトキ一障壁接
合のゲート電極とによつて構成された三端子素子であり
、特にＸ−バンド以上の高周波帯においては電力利得、
雑音特性ともに従来のＳｉバイポーラトランジスタを上
回る素子として期待されている。
タ（以下ＧａＡｓＳＢＦＥＴと称す）は半絶縁性ＧａＡ
ｓ結晶表面に設けられたｎ型ＧａＡｓ結晶層にソース・
ドレインと称するオーム性電極と、シヨツトキ一障壁接
合のゲート電極とによつて構成された三端子素子であり
、特にＸ−バンド以上の高周波帯においては電力利得、
雑音特性ともに従来のＳｉバイポーラトランジスタを上
回る素子として期待されている。
ここでは、ＧａＡｓＳＢＦＥＴのソース電極を接地する
場合を例にとつて本発明を具体的に説明する。
場合を例にとつて本発明を具体的に説明する。
素子製造にあたつては第２図Ａにおいて、まず半絶縁性
基板１１上にキヤリア密度が例えば１×１０１７／Ｃｍ
、厚みが例えば０．２５μのｎ型ＧａＡｓ結晶層を形成
して後、動作領域となる領域を残して他の領域をエツチ
ング除去しメサ状の動作領域１２をうる。次に該メサ状
の動作領域表面にソース２１．ゲート２２、ドレイン２
３を形成しＧａＡｓＳＢＦＥＴの原形をうる。ここでゲ
ート長は例えば１μ、ソース・ドレイン間距離は例えば
４μ、ゲート幅は例えば３００μとする。またゲート、
ソース（ドレイン）の材料は各夕例えばアルミニウム（
Ａ１）、金（Ａｕ）−ゲルマニウム（Ｇｅ）合金とする
。次に、ウエハ全面に例えば熱分解法によりＳｉＯ２膜
（厚みは例えば０．５μ） ７４を形成し、さらに適当
なホトレジストマスクを設けた後、ゲート、ソース、ド
レインの各電極に対応した部分のＳｉＯ２膜を除去し、
さらにウエハを切断分離することにより第２図Ａに示す
ごときペレツトをうる。次に半絶縁性基板゛およびＳｉ
Ｏ２膜で覆われていない動作領域表面に電流密度が例え
ば４ｍＡ／Ｃｒｆｆ液温例えば５０℃の条件でめつきを
施せば、第２図Ｂに示すごとくソース電極２２が金（Ａ
ｕ）めつき層によつて基板の裏側と短絡された素子がえ
られる。次に具体的なめつき方法についていくつかの実
施例を示す。まずめつき用電極としては、第２図Ａのソ
ース電極２１あるいはドレイン電極２３を利用すること
が可能である。この場合半絶縁性基板１１への金（Ａｕ
）めつきはソース電極端２５から進行し、該基板の裏面
を覆うごとくなる。なおこの場合には基板の裏面に直接
金（Ａｕ）めつき膜が付着するので素子の半田付の際そ
れらの接着性が問題になる場合には、ペレツトの裏面２
６にクロム（Ｃｒ）一金（Ａｕ）等の金属を蒸着してお
いてもよくこの場合該クロム一金蒸着膜をめつき用電極
とすることも可能てある。
基板１１上にキヤリア密度が例えば１×１０１７／Ｃｍ
、厚みが例えば０．２５μのｎ型ＧａＡｓ結晶層を形成
して後、動作領域となる領域を残して他の領域をエツチ
ング除去しメサ状の動作領域１２をうる。次に該メサ状
の動作領域表面にソース２１．ゲート２２、ドレイン２
３を形成しＧａＡｓＳＢＦＥＴの原形をうる。ここでゲ
ート長は例えば１μ、ソース・ドレイン間距離は例えば
４μ、ゲート幅は例えば３００μとする。またゲート、
ソース（ドレイン）の材料は各夕例えばアルミニウム（
Ａ１）、金（Ａｕ）−ゲルマニウム（Ｇｅ）合金とする
。次に、ウエハ全面に例えば熱分解法によりＳｉＯ２膜
（厚みは例えば０．５μ） ７４を形成し、さらに適当
なホトレジストマスクを設けた後、ゲート、ソース、ド
レインの各電極に対応した部分のＳｉＯ２膜を除去し、
さらにウエハを切断分離することにより第２図Ａに示す
ごときペレツトをうる。次に半絶縁性基板゛およびＳｉ
Ｏ２膜で覆われていない動作領域表面に電流密度が例え
ば４ｍＡ／Ｃｒｆｆ液温例えば５０℃の条件でめつきを
施せば、第２図Ｂに示すごとくソース電極２２が金（Ａ
ｕ）めつき層によつて基板の裏側と短絡された素子がえ
られる。次に具体的なめつき方法についていくつかの実
施例を示す。まずめつき用電極としては、第２図Ａのソ
ース電極２１あるいはドレイン電極２３を利用すること
が可能である。この場合半絶縁性基板１１への金（Ａｕ
）めつきはソース電極端２５から進行し、該基板の裏面
を覆うごとくなる。なおこの場合には基板の裏面に直接
金（Ａｕ）めつき膜が付着するので素子の半田付の際そ
れらの接着性が問題になる場合には、ペレツトの裏面２
６にクロム（Ｃｒ）一金（Ａｕ）等の金属を蒸着してお
いてもよくこの場合該クロム一金蒸着膜をめつき用電極
とすることも可能てある。
一方、電気めつきを行う場合には各素子のめつき用電極
にめつき用電圧を加えることが必要であるが、この場合
素子１個１個にリード線を設けることは極めて非能率的
であり量産性がない。従つて、第３図Ａに示すごとく金
属製のバスケツト３４を用い該バスケツトの中にペレツ
ト３３を入れてめつきを行うことができる。第３図Ｂは
、金属製の板３５をリード線として用いた場合である。
第３図において、金属製のバスケツト３４、板３５は前
記各ペレツトのめつき用電極にめつき用の電圧を与える
ためのものであるが、該バスケツトあるいは板の表面が
該めつき用電極と接触せず半絶縁性基板の表面と接触し
た場合にもその接触部からめつきが進行し第２図Ｂのご
とくソース電極とペレツト裏面が短絡された素子をうる
ことが可能である。第２図、第３図で説明した実施例で
はウエーハはペレツト状態に切断分離されているが、本
発明における方法はウエーハが完全にペレツト化されて
おらず例えば第４図に示すように各素子４１が例えばプ
レーテツドヒートシンク （Ｐｌａｔｅｄｈｅａｔｓｉ
ｎｋ）４２上に互いに分離して形成されている場合にも
適用できる。
にめつき用電圧を加えることが必要であるが、この場合
素子１個１個にリード線を設けることは極めて非能率的
であり量産性がない。従つて、第３図Ａに示すごとく金
属製のバスケツト３４を用い該バスケツトの中にペレツ
ト３３を入れてめつきを行うことができる。第３図Ｂは
、金属製の板３５をリード線として用いた場合である。
第３図において、金属製のバスケツト３４、板３５は前
記各ペレツトのめつき用電極にめつき用の電圧を与える
ためのものであるが、該バスケツトあるいは板の表面が
該めつき用電極と接触せず半絶縁性基板の表面と接触し
た場合にもその接触部からめつきが進行し第２図Ｂのご
とくソース電極とペレツト裏面が短絡された素子をうる
ことが可能である。第２図、第３図で説明した実施例で
はウエーハはペレツト状態に切断分離されているが、本
発明における方法はウエーハが完全にペレツト化されて
おらず例えば第４図に示すように各素子４１が例えばプ
レーテツドヒートシンク （Ｐｌａｔｅｄｈｅａｔｓｉ
ｎｋ）４２上に互いに分離して形成されている場合にも
適用できる。
第４図における素子は第２図において説明したと同様に
半絶縁性基板上のｎ型動作層を用いて素子を形成したあ
と、半絶縁性基板の裏面に例えば厚さ５００μの金（Ａ
ｕ）膜（プレーテツド・ヒート・シンク）９２を例えば
金（Ａｕ）めつきによつて形成し、しかる後に動作領域
表面に適当なホツトレジストマスクをかぶせて後、基板
を選択的に化学エツチングして除去することによりえら
れるものであるが、この様な素子に本発明によるめつき
方法を適用する場合には、前記プレーテツドヒートシン
クをめつき用電極として電気めつきを行なえばよい。こ
の場合には、ノース電極とプレーテツドヒート・シンク
が半絶縁性基板の側面にめつきされた金（Ａｕ）層によ
つて短絡される。以上、この発明における素子製造方法
を用いれば接地すべき電極と素子ペレツトの裏面とが金
属膜で短絡されるので接地インダクタンスの小さい素子
を製造することが可能である。
半絶縁性基板上のｎ型動作層を用いて素子を形成したあ
と、半絶縁性基板の裏面に例えば厚さ５００μの金（Ａ
ｕ）膜（プレーテツド・ヒート・シンク）９２を例えば
金（Ａｕ）めつきによつて形成し、しかる後に動作領域
表面に適当なホツトレジストマスクをかぶせて後、基板
を選択的に化学エツチングして除去することによりえら
れるものであるが、この様な素子に本発明によるめつき
方法を適用する場合には、前記プレーテツドヒートシン
クをめつき用電極として電気めつきを行なえばよい。こ
の場合には、ノース電極とプレーテツドヒート・シンク
が半絶縁性基板の側面にめつきされた金（Ａｕ）層によ
つて短絡される。以上、この発明における素子製造方法
を用いれば接地すべき電極と素子ペレツトの裏面とが金
属膜で短絡されるので接地インダクタンスの小さい素子
を製造することが可能である。
さらにこの方法において製造された素子においては、素
子を放熱板に半田付けを行うとき、素子の接地も自動的
に行なわれるので、接地用のボンデイング工程が省かれ
るという利点がある。
子を放熱板に半田付けを行うとき、素子の接地も自動的
に行なわれるので、接地用のボンデイング工程が省かれ
るという利点がある。
第１図はビーム・リードを用いたプレーナ型素子の接地
方法を示す図、第２図、第３図、第４図は本発明におけ
るめつき方法をプレーナ型素子の接地に応用する場合の
接地例を示す。 図において、１１・・・・・・半絶縁性ＧａＡｓ基板、
１２・・・・・・ ｎ型ＧａＡｓ結晶層、１３・・・・
・・プレーナ型素子、１４・・・・・・接地すべき電極
、１５，１６・・・・・・ビームリード、２１・・・・
・・ソース電極、２２・・・・・・ゲート電極、２３・
・・・・・ドレイン電極、２４・・・・・・ＳｉＯ。
方法を示す図、第２図、第３図、第４図は本発明におけ
るめつき方法をプレーナ型素子の接地に応用する場合の
接地例を示す。 図において、１１・・・・・・半絶縁性ＧａＡｓ基板、
１２・・・・・・ ｎ型ＧａＡｓ結晶層、１３・・・・
・・プレーナ型素子、１４・・・・・・接地すべき電極
、１５，１６・・・・・・ビームリード、２１・・・・
・・ソース電極、２２・・・・・・ゲート電極、２３・
・・・・・ドレイン電極、２４・・・・・・ＳｉＯ。
Claims (1)
- １ 半絶縁性、ＧａＡｓ基板上にプレーナ型半導体装置
を形成せしめたあと、該装置の電極のうちの少なくとも
接地せんとする１つの電極と基板裏面の接地電極とを短
絡せしめる半導体装置の製造方法において、前記接地せ
んとする電極と接地電極とを結ぶ連続した露出面を形成
するように他の部分を絶縁被覆せしめたあと、前記接地
せんとする電極および接地電極の少なくとも一方が導電
性の保持台と接触するように保持し、かつこれをめつき
液中に完全に浸漬せしめて前記導電性保持台に通電して
前記露出面に電気めつきを行うことによつて前記接地せ
んとする電極と接地電極とを短絡せしめることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11634976A JPS5950091B2 (ja) | 1976-09-28 | 1976-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11634976A JPS5950091B2 (ja) | 1976-09-28 | 1976-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5341173A JPS5341173A (en) | 1978-04-14 |
| JPS5950091B2 true JPS5950091B2 (ja) | 1984-12-06 |
Family
ID=14684744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11634976A Expired JPS5950091B2 (ja) | 1976-09-28 | 1976-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255265U (ja) * | 1985-09-27 | 1987-04-06 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612742A (en) * | 1979-07-11 | 1981-02-07 | Fujitsu Ltd | Semiconductor device |
| JPS5837005A (ja) * | 1981-08-31 | 1983-03-04 | Mitsui Toatsu Chem Inc | 熱可塑性樹脂より揮発性物質を除去する方法 |
-
1976
- 1976-09-28 JP JP11634976A patent/JPS5950091B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255265U (ja) * | 1985-09-27 | 1987-04-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5341173A (en) | 1978-04-14 |
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