JPH0492477A - 可変容量ダイオードの製造方法 - Google Patents
可変容量ダイオードの製造方法Info
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- JPH0492477A JPH0492477A JP20806190A JP20806190A JPH0492477A JP H0492477 A JPH0492477 A JP H0492477A JP 20806190 A JP20806190 A JP 20806190A JP 20806190 A JP20806190 A JP 20806190A JP H0492477 A JPH0492477 A JP H0492477A
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- JP
- Japan
- Prior art keywords
- ion implantation
- mask
- photoresist mask
- variable capacitance
- annealing
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体製造技術に適用して有効な技術に関す
るもので、例えば、可変容量ダイオードの製造技術に利
用して特に有効な技術に関するものである。
るもので、例えば、可変容量ダイオードの製造技術に利
用して特に有効な技術に関するものである。
［従来の技術］
可変容量ダイオードの駆動電圧は低電圧化し、可変容量
ダイオードでカバーされるべき周波数帯域は広域化する
傾向にあり、これに対巧するためには、容量変化比が大
きく直線性の良い容量特性を持つ可変容量ダイオードが
必要となってきた。
ダイオードでカバーされるべき周波数帯域は広域化する
傾向にあり、これに対巧するためには、容量変化比が大
きく直線性の良い容量特性を持つ可変容量ダイオードが
必要となってきた。
ところで、従来の可変容量ダイオードの製造技術として
は、特開昭５５−１５６３７３号、特開昭５５−１３３
５７８号、特開昭５５−２９１６９号、特開昭４７−１
８２８３号、特開昭５６−７８１７４、特開昭４９−５
１８７９号、特公昭４１−１１０５４号公報などに記載
の第１の転線の技術が知られている。
は、特開昭５５−１５６３７３号、特開昭５５−１３３
５７８号、特開昭５５−２９１６９号、特開昭４７−１
８２８３号、特開昭５６−７８１７４、特開昭４９−５
１８７９号、特公昭４１−１１０５４号公報などに記載
の第１の転線の技術が知られている。
この第１の、範−〇技術では、ｎ型半導体基板上にｎ型
エピタキシャル層を形成し、当該エピタキシャル層の特
定領域にｎ型の不純物をイオン打込みし、高温で長時間
の熱処理を数回繰り返すことによりｎ＋超階段層を形成
して、その後、高濃度のｐ型不純物のイオン打込み及び
高温で長時間の熱処理によりｐ＋ ｎ＋接合を形成す
ることにより可変容量ダイオードの製造を行なっている
。
エピタキシャル層を形成し、当該エピタキシャル層の特
定領域にｎ型の不純物をイオン打込みし、高温で長時間
の熱処理を数回繰り返すことによりｎ＋超階段層を形成
して、その後、高濃度のｐ型不純物のイオン打込み及び
高温で長時間の熱処理によりｐ＋ ｎ＋接合を形成す
ることにより可変容量ダイオードの製造を行なっている
。
また、他の技術（第２の範閘の技術）として、例えば特
公昭５６−２６４７７号公報に記載の技術が知られてい
る。
公昭５６−２６４７７号公報に記載の技術が知られてい
る。
この技術では、１×１０″“／ ｃｆ程度の高濃度基板
上にＩ Ｘ Ｉ Ｏ”／ｃｆｆｌ程度のｎ型のエピタキ
シャル層を形成し、このエピタキシャル層の限られた部
分に先ずｐ型不純物をイオン打込みし、９００℃、２０
分の熱処理を行ない、次に、ｎ型の不純物を数回、異な
るエネルギー、ドーズ量でイオン打込みし、８００℃、
２０分の熱処理によりｐ＋−〇＋接合を形成することに
よって可変容量ダイオードの製造を行なっている。
上にＩ Ｘ Ｉ Ｏ”／ｃｆｆｌ程度のｎ型のエピタキ
シャル層を形成し、このエピタキシャル層の限られた部
分に先ずｐ型不純物をイオン打込みし、９００℃、２０
分の熱処理を行ない、次に、ｎ型の不純物を数回、異な
るエネルギー、ドーズ量でイオン打込みし、８００℃、
２０分の熱処理によりｐ＋−〇＋接合を形成することに
よって可変容量ダイオードの製造を行なっている。
［発明が解決しようとする課題］
しかし、前記第１の範閘の技術では、多数回のイオン打
込みとそれぞれに対する高温で長時間の熱処理とにより
不純物濃度分布を形成するため、浅い領域に必要な不純
物分布を形成できず、高い容量変化比をもち直線性の良
い可変容量ダイオードが形成できなくなるばかりか、熱
拡散による特性バラツキが大きく、拡散工程に長時間を
要するという問題がある。
込みとそれぞれに対する高温で長時間の熱処理とにより
不純物濃度分布を形成するため、浅い領域に必要な不純
物分布を形成できず、高い容量変化比をもち直線性の良
い可変容量ダイオードが形成できなくなるばかりか、熱
拡散による特性バラツキが大きく、拡散工程に長時間を
要するという問題がある。
一方、上記第２の範閘の技術では、Ｂ（硼素）によって
ｐｎ接合を形成する方法にあっては、硼素のイオン打込
みの時のチャネリング現象の点について考慮されておら
ず、さらには、拡散係数の大きい不純物を先にイオン打
込みしているため、所望の不純物濃度を持った浅い不純
物層の形成ができにくいという問題がある。
ｐｎ接合を形成する方法にあっては、硼素のイオン打込
みの時のチャネリング現象の点について考慮されておら
ず、さらには、拡散係数の大きい不純物を先にイオン打
込みしているため、所望の不純物濃度を持った浅い不純
物層の形成ができにくいという問題がある。
また、深さ方向に対して効率的に不純物濃度分布が形成
できないという問題もある。
できないという問題もある。
この後者の範閘の技術の問題である［不純物のチャネリ
ングにより不純物の接合深さが深くなる」という点を解
消するための技術として、半導体基板を構成する原子と
同等以上の原子半径をもつ原子（Ｓｉ、Ｇｅ、Ａｒ等）
を予めイオン打込みし、半導体基板表面層を非晶質化す
る方法が報告されている。またＢによるｐ型不純物層の
形成についてはＢＰ、等の高分子量のイオン打込みでも
可能であることが報告されている。なおこれらの報告に
ついては、月刊セミコンダクタワールド２（１９８６）
第６７頁〜第７３頁において論じられている。
ングにより不純物の接合深さが深くなる」という点を解
消するための技術として、半導体基板を構成する原子と
同等以上の原子半径をもつ原子（Ｓｉ、Ｇｅ、Ａｒ等）
を予めイオン打込みし、半導体基板表面層を非晶質化す
る方法が報告されている。またＢによるｐ型不純物層の
形成についてはＢＰ、等の高分子量のイオン打込みでも
可能であることが報告されている。なおこれらの報告に
ついては、月刊セミコンダクタワールド２（１９８６）
第６７頁〜第７３頁において論じられている。
しかし、この技術におけるチャネリングの抑制方法のう
ち、ＡｒまたはＢＦ、のイオン打込みの場合は、電気的
特性と無関係な原子が存在することで生じる格子欠陥に
より接合リーク電流が増大する問題があり、また、Ｓｉ
打込みによる場合には完全にチャネリングを防止できず
ｐｎ接合が緩やかな形状となる。このため容量−電圧特
性の低バイアスにおける容量値が下がり、容量変化比が
高くできないという問題がある。
ち、ＡｒまたはＢＦ、のイオン打込みの場合は、電気的
特性と無関係な原子が存在することで生じる格子欠陥に
より接合リーク電流が増大する問題があり、また、Ｓｉ
打込みによる場合には完全にチャネリングを防止できず
ｐｎ接合が緩やかな形状となる。このため容量−電圧特
性の低バイアスにおける容量値が下がり、容量変化比が
高くできないという問題がある。
本発明は、かかる点に鑑みてなされたもので、容量−電
圧時、性のバラツキを低減し、拡散工程の工数低減を行
なうことを目的としている。また、容量変化比が大きく
かつ、直線性に優れた容量−電圧特性をもつ可変容量ダ
イオードの製造方法を提供することを他の目的としてい
る。
圧時、性のバラツキを低減し、拡散工程の工数低減を行
なうことを目的としている。また、容量変化比が大きく
かつ、直線性に優れた容量−電圧特性をもつ可変容量ダ
イオードの製造方法を提供することを他の目的としてい
る。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
請求項１記載の発明は、ｐ型不純物のイオン打込みと、
ｎ型不純物の多重イオン打込みと、アニールとを通じて
可変容量ダイオードを製造するにあたり、半導体基板を
構成する原子と同等以上の原子半径をもつｎ型不純物の
イオン打込みを行なって当該領域を非晶質化した後、ｎ
型不純物のイオン打込みを行ない、その後、低温、短時
間アニールを施し、さらに、ｎ型不純物の多重イオン打
込みを行ない、その後、低温、短時間アニールを施すよ
うにし・たものである。
ｎ型不純物の多重イオン打込みと、アニールとを通じて
可変容量ダイオードを製造するにあたり、半導体基板を
構成する原子と同等以上の原子半径をもつｎ型不純物の
イオン打込みを行なって当該領域を非晶質化した後、ｎ
型不純物のイオン打込みを行ない、その後、低温、短時
間アニールを施し、さらに、ｎ型不純物の多重イオン打
込みを行ない、その後、低温、短時間アニールを施すよ
うにし・たものである。
請求項２記載の発明は、請求項１記載の発明において、
不純物のイオン打込みにおいて、拡散係数の小さい不純
物ほど先にイオン打込みするようにしたものである。
不純物のイオン打込みにおいて、拡散係数の小さい不純
物ほど先にイオン打込みするようにしたものである。
また、請求項３記載の発明は、請求項１記載の発明にお
いて、Ａｓのイオン打込みを行なって当該領域を非晶質
化した後、Ｂのイオン打込みを行ない、その後、低温、
短時間アニールを施し、さらに、Ｐの多重イオン打込み
を行ない、その後、低温、短時間アニールを施すように
したものである。
いて、Ａｓのイオン打込みを行なって当該領域を非晶質
化した後、Ｂのイオン打込みを行ない、その後、低温、
短時間アニールを施し、さらに、Ｐの多重イオン打込み
を行ない、その後、低温、短時間アニールを施すように
したものである。
［作用］
前記した手段によれば、不純物濃度分布を制御性の良い
イオン打込みと低温で短時間のアニールによって形成す
るようにしているので、熱処理による不純物の拡散深さ
のバラツキが少なく、可変容量ダイオードの特性バラツ
キが低減できる。
イオン打込みと低温で短時間のアニールによって形成す
るようにしているので、熱処理による不純物の拡散深さ
のバラツキが少なく、可変容量ダイオードの特性バラツ
キが低減できる。
また、半導体基体を構成する原子と同等以上の原子半径
をもつｎ型不純物を半導体基板表面にイオン打込みす、
ることにより半導体基板表面が非晶質化され、このため
その後イオン打込みされる不純物原子のチャネリングを
抑制することができ、したがって、所望深さの不純物層
の形成が可能となる。その上、先に半導体基板表面を非
晶質化する目的でイオン打込みしたｎ型不純物は、アニ
ルにより活性化し、その後形成されるｎ型不純物濃度分
布を補正できる。これにより容量変化比が高くなる方向
へ容量特性が改善される。
をもつｎ型不純物を半導体基板表面にイオン打込みす、
ることにより半導体基板表面が非晶質化され、このため
その後イオン打込みされる不純物原子のチャネリングを
抑制することができ、したがって、所望深さの不純物層
の形成が可能となる。その上、先に半導体基板表面を非
晶質化する目的でイオン打込みしたｎ型不純物は、アニ
ルにより活性化し、その後形成されるｎ型不純物濃度分
布を補正できる。これにより容量変化比が高くなる方向
へ容量特性が改善される。
さらに、拡散係数の小さい不純物ほど先にイオン打込み
を行なう請求項２または請求項３記載のものでは、イオ
ン打込みした不純物が必要以上に拡がらないので深さ方
向に対して容易に所望の不純物濃度分布を形成できる。
を行なう請求項２または請求項３記載のものでは、イオ
ン打込みした不純物が必要以上に拡がらないので深さ方
向に対して容易に所望の不純物濃度分布を形成できる。
［実施例］
以下、本発明の一実施例を第１図、第２図及び第３図に
基づいて説明する。
基づいて説明する。
第１図（Ａ）〜（Ｈ）は可変容量ダイオードの製造工程
の各断面図、第２図はそのプロセスフローを示している
。この可変容量ダイオードの製造方法を第１図、（Ａ）
〜（Ｈ）および第２図に基づいて説明すれば下記のとお
りである。
の各断面図、第２図はそのプロセスフローを示している
。この可変容量ダイオードの製造方法を第１図、（Ａ）
〜（Ｈ）および第２図に基づいて説明すれば下記のとお
りである。
先ず、第１図（Ａ）に示すように高濃度ｎ型基板１の上
に２×１０″’／ａｎ？程度のｎ型エピタキシャル層２
を形成する。
に２×１０″’／ａｎ？程度のｎ型エピタキシャル層２
を形成する。
次に、第１図（Ｂ）に示すように当該エピタキシャル層
２の上に酸化膜３を被着させる。
２の上に酸化膜３を被着させる。
続いて、酸化膜３における可変容量ダイオードを形成す
べき領域を除去して開口した後、軽い酸化を行なう。こ
れによって酸化膜３の開口部にも薄い酸化膜３ａが形成
される。この薄い酸化膜３ａは９００℃のドライＯ５雰
囲気中で形成される。
べき領域を除去して開口した後、軽い酸化を行なう。こ
れによって酸化膜３の開口部にも薄い酸化膜３ａが形成
される。この薄い酸化膜３ａは９００℃のドライＯ５雰
囲気中で形成される。
この酸化Ｊｌｌｊ３ａの厚さは３００人程層上あり、イ
オン打込み時のＳｉ表面の保護膜として機能する。
オン打込み時のＳｉ表面の保護膜として機能する。
その後、ホトレジストマスク４を形成する。このホトレ
ジストマスク４は前記酸化膜３の開口部の周縁部および
その外方部を隠蔽するようなパターンとなっている。次
に、当該ホトレジストマスク４をマスクにして当該ホト
レジストマスク４の開口部にＡｓを１９０ｋｅＶ、ｌ
Ｘ Ｉ Ｏ１／ｃｍ’で打込み、Ｓｌ・表面層を非晶質
化して第１図（Ｄ）の状態となる。
ジストマスク４は前記酸化膜３の開口部の周縁部および
その外方部を隠蔽するようなパターンとなっている。次
に、当該ホトレジストマスク４をマスクにして当該ホト
レジストマスク４の開口部にＡｓを１９０ｋｅＶ、ｌ
Ｘ Ｉ Ｏ１／ｃｍ’で打込み、Ｓｌ・表面層を非晶質
化して第１図（Ｄ）の状態となる。
次いで、前記ホトレジストマスク４を除去した後、他の
ホトレジストマスク５を被着させる。このホトレジスト
マスク５の開Ｏ部の大きさは前記ホトレジストマスク４
の開口部の大きさよりも僅かに大きくなるように設定さ
れている。そして、このホトレジストマスク５をマスク
にして当該ホトレジストマスク４の開口部にＢを３５ｋ
ｅＶ、５ Ｘ １０”／Ｃｍ’打込み（第１図（Ｅ））
、９５０℃で２０秒の低温、短時間アニールをランプア
ニール装置により行ない、第３図（Ａ）の（イ）のＢの
浅い接合を形成すると同時に、Ａｓを活性化させ、（ロ
）の分布を形成する。
ホトレジストマスク５を被着させる。このホトレジスト
マスク５の開Ｏ部の大きさは前記ホトレジストマスク４
の開口部の大きさよりも僅かに大きくなるように設定さ
れている。そして、このホトレジストマスク５をマスク
にして当該ホトレジストマスク４の開口部にＢを３５ｋ
ｅＶ、５ Ｘ １０”／Ｃｍ’打込み（第１図（Ｅ））
、９５０℃で２０秒の低温、短時間アニールをランプア
ニール装置により行ない、第３図（Ａ）の（イ）のＢの
浅い接合を形成すると同時に、Ａｓを活性化させ、（ロ
）の分布を形成する。
次に、前記ホトレジストマスク５を除去した後、他のホ
トレジストマスク６を被着させる。このホトレジストマ
スク６の開口部の大きさは前記ホトレジストマスク４の
開口部の大きさよりも僅かにかさくなるように設定され
ている。そして、このホトレジストマスク６をマスクに
して当該ホトレジストマスクの開口部にＰを１９０ｋｅ
Ｖ、７゜５ Ｘ １０”／ｃｒＩｔでイオン打込みする
（第１図（Ｆ））。、次いで、前記ホトレジストマスク
６を除去した後、他のホトレジストマスク７を被着させ
る。
トレジストマスク６を被着させる。このホトレジストマ
スク６の開口部の大きさは前記ホトレジストマスク４の
開口部の大きさよりも僅かにかさくなるように設定され
ている。そして、このホトレジストマスク６をマスクに
して当該ホトレジストマスクの開口部にＰを１９０ｋｅ
Ｖ、７゜５ Ｘ １０”／ｃｒＩｔでイオン打込みする
（第１図（Ｆ））。、次いで、前記ホトレジストマスク
６を除去した後、他のホトレジストマスク７を被着させ
る。
このホトレジストマスク７の開口部の大きさは前記ホト
レジストマスク６の開口部の大きさよりも僅かに小さく
なるように設定されている。そして、このホトレジスト
マスク７をマスクにして当該ホトレジストマスクの開口
部にＰを２５０ｋｅＶ、５、 ５Ｘ １０”／ｃｆｆｌ
でイオン打込みする（第１図（Ｇ））。さらに、前記ホ
トレジストマスク７を除去した後、他のホトレジストマ
スク８を被着させる。このホトレジストマスク８の開口
部の大きさはがＩ記ホトレジストマスク７の開口部の大
きさよりも僅かに小さくなるように設定されている。
レジストマスク６の開口部の大きさよりも僅かに小さく
なるように設定されている。そして、このホトレジスト
マスク７をマスクにして当該ホトレジストマスクの開口
部にＰを２５０ｋｅＶ、５、 ５Ｘ １０”／ｃｆｆｌ
でイオン打込みする（第１図（Ｇ））。さらに、前記ホ
トレジストマスク７を除去した後、他のホトレジストマ
スク８を被着させる。このホトレジストマスク８の開口
部の大きさはがＩ記ホトレジストマスク７の開口部の大
きさよりも僅かに小さくなるように設定されている。
そして、このホトレジストマスク８をマスクにして当該
ホトレジストマスクの開口部にＰを３６０ｋｅＶ、４，
５Ｘ １０”／ｃｒ′１１でイオン打込みしく第１図（
Ｈ））、その後、９．００℃で２０秒の低温、短時間ア
ニールをランプアニール装置により行ない、第、３図（
Ａ）の（ハ）のＰの分布を形成して、第３図（Ａ）の（
ニ）の可変容量ダイオードのｐｎ接合をもつ不純物濃度
分布を形成する。
ホトレジストマスクの開口部にＰを３６０ｋｅＶ、４，
５Ｘ １０”／ｃｒ′１１でイオン打込みしく第１図（
Ｈ））、その後、９．００℃で２０秒の低温、短時間ア
ニールをランプアニール装置により行ない、第、３図（
Ａ）の（ハ）のＰの分布を形成して、第３図（Ａ）の（
ニ）の可変容量ダイオードのｐｎ接合をもつ不純物濃度
分布を形成する。
その後、電極の形成等を行なって可変容量ダイオードを
製造する。
製造する。
なおちなみに、Ａｓ打込みによりＳｉ表面の非晶質化を
行なわない場合は、第３図（Ｂ）の（イ）に示すように
Ｂの分布は、打込み時のチャネリングにより接合が深く
なり第３図（Ｂ）の（ニ）のようなｐｎ接合をもつ不純
物濃度分布となる。
行なわない場合は、第３図（Ｂ）の（イ）に示すように
Ｂの分布は、打込み時のチャネリングにより接合が深く
なり第３図（Ｂ）の（ニ）のようなｐｎ接合をもつ不純
物濃度分布となる。
また、第３図（Ａ）及び第３図（Ｂ）の（ニ）で示され
る不純物濃度分布からなる容量特性は、それぞれ、第４
図のａ及びｂのようになる。第１図および第２図に示す
工程によりできる容量特性ａは、従来のＡｓによるＳｉ
表面の非晶質化を行なわない場合のしに比べＩＶ近く容
量値が大きくなり高い容量変化比が得られる。
る不純物濃度分布からなる容量特性は、それぞれ、第４
図のａ及びｂのようになる。第１図および第２図に示す
工程によりできる容量特性ａは、従来のＡｓによるＳｉ
表面の非晶質化を行なわない場合のしに比べＩＶ近く容
量値が大きくなり高い容量変化比が得られる。
上記のような方法によれば下記のような効果を得ること
ができる。
ができる。
先ず、不純物濃度分布を制御性の良いイオン打込みと低
温で、短時間のアニールによって形成するようにしてい
るので、熱処理による不純物の拡散深さのバラツキが少
なく、可変容量ダイオードの特性バラツキが低減できる
。
温で、短時間のアニールによって形成するようにしてい
るので、熱処理による不純物の拡散深さのバラツキが少
なく、可変容量ダイオードの特性バラツキが低減できる
。
また、半導体基体を構成するＳｉ原子と同等以上の原子
半径をもつｎ型不純物Ａｓを半導体基板表面にイオン打
込みしていることにより半導体基板表面が非晶質化され
、このためその後イオン打込みされる不純物原子Ｂ、Ｐ
のチャネリングを抑制することができ、したがって、所
望深さの不純物層の形成が可能となる。その上、先に半
導体基板表面を非晶質化する目的でイオン打込みしたｎ
型不純物Ａｓは、アニールにより活性化し、その後形成
されるｎ型不純物濃度分布を補正できる。
半径をもつｎ型不純物Ａｓを半導体基板表面にイオン打
込みしていることにより半導体基板表面が非晶質化され
、このためその後イオン打込みされる不純物原子Ｂ、Ｐ
のチャネリングを抑制することができ、したがって、所
望深さの不純物層の形成が可能となる。その上、先に半
導体基板表面を非晶質化する目的でイオン打込みしたｎ
型不純物Ａｓは、アニールにより活性化し、その後形成
されるｎ型不純物濃度分布を補正できる。
これにより容量変化比が高くなる方向へ容量特性が改善
される。
される。
さらに、拡散係数の小さい不純物ほど先にイオン打込み
を行なっているので、イオン打込みした不純物が必要以
上に拡がらないので深さ方向に対して容易に所望の不純
物濃度分布を形成できる。
を行なっているので、イオン打込みした不純物が必要以
上に拡がらないので深さ方向に対して容易に所望の不純
物濃度分布を形成できる。
以上本発明０者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である可変容量ダイオード
の製造技術を例に説明したが、浅いｐｎ接合が必要な半
導体製造技術一般に応用可能である。
をその背景となった利用分野である可変容量ダイオード
の製造技術を例に説明したが、浅いｐｎ接合が必要な半
導体製造技術一般に応用可能である。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、本発明によれば、不純物濃度分布を制御性の良い
イオン打込みと低温で短時間のア二一ルによって形成す
るようにしているので、熱処理による不純物の拡散深さ
のバラツキが少なく、可変容量ダイオードの特性バラツ
キが低減できる。
イオン打込みと低温で短時間のア二一ルによって形成す
るようにしているので、熱処理による不純物の拡散深さ
のバラツキが少なく、可変容量ダイオードの特性バラツ
キが低減できる。
また、半導体基体を構成する原子と同等以上の原子半径
をも、つｎ型不純物を半導体基板表面にイオン打込みす
ることにより半導体基板表面が非晶質化され、このため
その後イオン打込みされる不純物原子のチャネリングを
抑制することができ、したがって、所望深さの不純物層
の形成が可能となる。その上、先に半導体基板表面を非
晶質化する目的でイオン打込みしたｎ型不純物は、アニ
ルにより活性化し、その後形成されるｎ型不純物濃度分
布を補正できる。これにより容量変化比が高くなる方向
へ容量特性が改善される。
をも、つｎ型不純物を半導体基板表面にイオン打込みす
ることにより半導体基板表面が非晶質化され、このため
その後イオン打込みされる不純物原子のチャネリングを
抑制することができ、したがって、所望深さの不純物層
の形成が可能となる。その上、先に半導体基板表面を非
晶質化する目的でイオン打込みしたｎ型不純物は、アニ
ルにより活性化し、その後形成されるｎ型不純物濃度分
布を補正できる。これにより容量変化比が高くなる方向
へ容量特性が改善される。
さらに、拡散係数の小さい不純物ほど先にイオン打込み
を行なう請求項２または請求項３記載のものでは、イオ
ン打込みした不純物が必要以上に拡がらないので深さ方
向に対して容易に所望の不純物濃度分布を形成できる。
を行なう請求項２または請求項３記載のものでは、イオ
ン打込みした不純物が必要以上に拡がらないので深さ方
向に対して容易に所望の不純物濃度分布を形成できる。
第１図は本発明の一実施例の製造方法を示す各工程の縦
断面図、 第２図は本発明の一実施例の製造方法を示す工程フロー
図、 第３図（Ａ、）は第２図に示す製造方法で形成される不
純物濃度分布図、 第３図（Ｂ）は従来製造方法で形成される不純物濃度分
布図、 第４図は従来の製造方法及び第２図に示す製造方法で製
造された可変容量ダイオードの容量−電圧特性である。 １・・・・半導体基板、２・・・・エピタキシャル層。 第１図 第１図 第 図 第 図 □Ｄ １ 丁 イこ
断面図、 第２図は本発明の一実施例の製造方法を示す工程フロー
図、 第３図（Ａ、）は第２図に示す製造方法で形成される不
純物濃度分布図、 第３図（Ｂ）は従来製造方法で形成される不純物濃度分
布図、 第４図は従来の製造方法及び第２図に示す製造方法で製
造された可変容量ダイオードの容量−電圧特性である。 １・・・・半導体基板、２・・・・エピタキシャル層。 第１図 第１図 第 図 第 図 □Ｄ １ 丁 イこ
Claims (1)
- 【特許請求の範囲】 １、ｐ型不純物のイオン打込みと、ｎ型不純物の多重イ
オン打込みと、アニールとを通じて可変容量ダイオード
を製造するにあたり、半導体基板を構成する原子と同等
以上の原子半径をもつｎ型不純物のイオン打込みを行な
って当該領域を非晶質化した後、ｐ型不純物のイオン打
込みを行ない、その後、低温、短時間アニールを施し、
さらに、ｎ型不純物の多重イオン打込みを行ない、その
後、低温、短時間アニールを施すようにしたことを特徴
とする可変容量ダイオードの製造方法。 ２、不純物のイオン打込みにおいて、拡散係数の小さい
不純物ほど先にイオン打込みするようにしたことを特徴
とする請求項１記載の可変容量ダイオードの製造方法。 ３、Ａｓのイオン打込みを行なって当該領域を非晶質化
した後、Ｂのイオン打込みを行ない、その後、低温、短
時間アニールを施し、さらに、Ｐの多重イオン打込みを
行ない、その後、低温、短時間アニールを施すようにし
たことを特徴とする請求項１または請求項２記載の可変
容量ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20806190A JPH0492477A (ja) | 1990-08-08 | 1990-08-08 | 可変容量ダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20806190A JPH0492477A (ja) | 1990-08-08 | 1990-08-08 | 可変容量ダイオードの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492477A true JPH0492477A (ja) | 1992-03-25 |
Family
ID=16549996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20806190A Pending JPH0492477A (ja) | 1990-08-08 | 1990-08-08 | 可変容量ダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129930A (ja) * | 2003-10-17 | 2005-05-19 | Interuniv Micro Electronica Centrum Vzw | 半導体基盤に活性化不純物の階層構造を提供する方法 |
| US6995068B1 (en) * | 2000-06-09 | 2006-02-07 | Newport Fab, Llc | Double-implant high performance varactor and method for manufacturing same |
-
1990
- 1990-08-08 JP JP20806190A patent/JPH0492477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995068B1 (en) * | 2000-06-09 | 2006-02-07 | Newport Fab, Llc | Double-implant high performance varactor and method for manufacturing same |
| JP2005129930A (ja) * | 2003-10-17 | 2005-05-19 | Interuniv Micro Electronica Centrum Vzw | 半導体基盤に活性化不純物の階層構造を提供する方法 |
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