JPS6037775A - 集積回路構成体の製造方法 - Google Patents
集積回路構成体の製造方法Info
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- JPS6037775A JPS6037775A JP59138044A JP13804484A JPS6037775A JP S6037775 A JPS6037775 A JP S6037775A JP 59138044 A JP59138044 A JP 59138044A JP 13804484 A JP13804484 A JP 13804484A JP S6037775 A JPS6037775 A JP S6037775A
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、保護層を介して集積回路要素をイオン注入に
よって形成することにより工程数を:織少さぜるど共に
信頼性を改善させた集積回路を製造するための改良した
アイソプレーナープロセス(方法)に関するものである
。 酸化分離を有するバイポーラアイソプレーナー集積回路
を製造する)ル木的な方法は、Iloug]as L。 Pe1tzerの米国特許第3,648,1.25号に
記載されている。シリコン基板上に形成されている薄い
シリコンエピタキシャル層を、酸化分離領域乃至は分離
用酸化領域として呼称されるエピタキシャルシリコン物
質から成る格子状の酸化領域によって電気的に分離され
た島状部乃至はメサ部に細分化する。エピタキシャル島
状部を互いに分離して画定する環状形状をした分離用酸
化領域は、エピタキシャル層を貫通してエピタキシャル
層と基板との間に横方向に延在する1) N接合、即ち
分離接合として呼称される接合まで酸化して形成されて
いる。これらエピタキシャル島状部及び分離酸化領域の
上表面は実質的に同一平面である。 従来のアイソプレーナープロセスに於いては、一連のマ
スクを使用することによって画定されるエピタキシャル
島状部の異なった領域内に選択的にP型及びN型ドーパ
ン1〜物質を導入するための複雑な一連のマスク及び拡
散工程を行なうことによってエピタキシャル島状部内に
能動及び受動集積回路要素を形成する。最初のアイソプ
レーナープロセスに於いては、■〕型型組電型至はN型
導電型の全てのバイポーラ領域は拡散によって形成され
ている。典型的な拡散]二程に於いては、エピタキシャ
ル層十に一様な酸化層を成長させる。然し乍ら、窒化層
等のようなその他のマスク物質からなる層を使用するこ
とも可能である。この酸化層1−1−±1−1ノぐブ7
1Jしスピ゛ノ亀虚17 このホトレジスト層を光マス
クを介して光パターンに露光させ、ホトレジストの露光
部分又は未露光部分を現像し且つ洗い流してホ1〜レジ
ストから成るマスクパターンを残存させる。ホ1へレジ
ストマスクを形成する際の一連の工程はしばしば乾燥マ
スクステップ乃至は乾燥マスクシーケノスと呼ばれる。 、乾燥マスクシーケンスを行なうことによって、」二側
に積層されるホ1〜レジストマスクパターンが形成され
る。次いで、この上側に存在するホhレジストマスクパ
ターンをエツヂングマスクとして使用して、下側に存在
する層の露出部分をエツチングする。通常、このホトレ
ジス(−マスクから露出されている下側に存在する層の
露出部分は、ホ1−レジスト物質に影響を与えることの
無い化学的エラチャン!−によって選択的に除去される
。然し/1:ら、プラズマエッチを使用することも可能
である。θくいで、このホ1−レジスト物質を化学的に
除去し、酸化物、窒化物乃至はその他のマスク物質から
成るマスクを残存させる。1−一パント物質を導入する
ためのマスクを形成するためにホl〜レジス1ヘマスフ
を介して下側に存在する層をエツチングする際の一連の
工程は、その際に化学的エラチャン1〜を使用するので
、しばしば、ウェブ1ヘマスクステツプ乃至はウェット
マスクシーケンスと呼利;される。 従来のアイソプレーナープロセスは次の如きマスクシー
ケンスによって特徴づけらhる。 1.0 埋設コレクタマスク 2.0 分離酸化マスク 3.0 フレフタシンクマスク 4.0 窒化物又は自己整合l−ランジスタマスク 5.0 エミッタマスク又はr(+マスク6.0 ベー
スマスク又はP+マスク 7.0 コンタク1〜マスク 8.0 メタリゼーションマスク ベースマスク6,0の場合を除いて、上述したシーケン
スに於けるマスクステップの各々に於いては、ホ1−レ
ジストマスクパターンを形成するための乾燥(dry
)マスクシーケンスと、酸化マスクを形成するために下
側に存在する酸化層をエツチングするためのウエッ1−
マスクシーケンスとが包含されている。勿論、エツチン
グは化学的エッチ乃至はプラズマエッチの何れかによっ
て行なうことが可能である。 典型的な拡散工程に於いては、N型又はP型の導電型物
質から成る選択的な領域をエピタキシャル島状部内に導
入する。ドライマスクステップとウェットマスクステッ
プとを交゛互に1ゴなって酸化マスク又はその他の物質
から成るマスクが形成され、次いで、そのマスクは拡散
マスクとして使用され、マスク層内の開1−Jを介して
所望の導電型のドーパント物質を拡散させる。拡散ステ
ップの終了後、酸化マスクは剥離さAし新たな酸化J・
Nが成長される。次いで、別の拡散ステップが行なオ〕
れ、その場合の各拡散ステップに於いてもドライマスク
シーケンスとウェットマスクシーケンスの両刃が行なわ
れる。従来のアイソプレーナープロセスに於ける拡散ス
テップの完全なる説明は、例えば、前述したPe1tz
erの米国特許第:(,648,4,25号に記載され
ている。 Pe1tzerは、エピタキシャル島状部を互いに分離
するために分離酸化領域を導入することによってアイソ
プレーナー製造プロセスへ基本的な貢献を成しているが
、拡散方法を継続して使用することによる幾つかの欠点
が存在している。第一に、所謂1くライマスクシーケン
ス及びウェットマスクシーケンスを行なうことにより、
酸化層がエツチングされると、エピタキシャル層が周り
の汚染物に露呈されることとなる。さらに、拡散ステッ
プの終了後、酸化層は剥離されねばならず、その際に新
たに酸化層が成長形成されるまでエピタキシャル層全体
が周囲の汚染物に暫時露呈されることとなる。第二に、
拡散はエピタキシャル層内に軸方向に進行するのみなら
ずマスク開口から横方向にも進行するので、ドーバン1
へ物質の導入に際し不正確な制御しか得られない。第三
に、ドライマスク及びウェッ1−マスクを使用する拡散
シーケンスは、過大なステップ数を必要とし、従って製
造プロセスの時間及び費用を増加させることとなる。 その結果、ステップ数を減少させるとともに信頼性を増
加させるために従来のアイソプレーナープロセスに対す
る変形例が半心体製造業者によって導入されている。例
えば、拡散ステップの幾つかをイオン注入ステップで置
換し、選択した導電型のドーパント物質を指向させたイ
オンビームによってエピタキシャル層内に導入させてい
る。従って、エピタキシャル島状部内に能動及び受動要
素を形成するための現在のアイソプレーナープロセスは
、典型的には、拡散ステップとイオン注入ステップとを
組み合わせたハイブリッドプロセスである。このような
ハイブリッ1〜型アイソプレーナープロセスは、例えば
、FarreL]等の米国特許第4.1.9G、380
すに開示されている。 従来のアイソプレーナープロセスは、米国カリフォルニ
ア州マウンテンビューにあるフェアチアイルドカメラア
ンドインストルメン1−コーポレーションにおいても改
良され、そこではエミッタ拡散ステップをエミッタイオ
ン沈入ステップで置き換えている。従って、5.0エミ
ツタマスクは1〜ライマスクステップのみを包含するも
のであり、エミッタ領域を選択的にイオン注入する為に
ホトレジストマスクパターンが形成され且つ使用される
。ドーパント物質をエミッタ領域内に導入する為に、ポ
トレジス(〜マスク内の選択酌量[」を介して、例えば
、N+型1く−パント物質から成るイオンビームを指向
させる。同様に、ベース領域もイオン注入によって形成
することがu■能であり、この場合には、6.0ベース
マスクステツプはドライマスクシーケンスのみを包含す
るものであり、例えば、P十型ドーパント物質から成る
イオンビームをベース領域内に指向させる為にホ1〜レ
ジストマスクパターンを形成する。 本発明者か知’!’ しているハイブリッドプロセスに
才9ける欠点としては、製造工程において一度又はそれ
以」二の回数、酸化層又は窒化層から成る保護に@緑層
がエツチングされ剥離されねばならず、その際に下側に
存在するエピタキシャル層を周囲の汚染物に露呈させる
ということである。更に、何れのハイブリッドプロセス
におし)でも、ノ(ツシベーション用の窒化物層を周囲
の汚染物に対するバリヤとして残したまま、ドーパント
物質を導入する為のイオン注入方法を半導体の8CI造
プロセス中に完全に組み込んだものではない。例えば、
1982年1月18日に出願された1ilen C,K
o等の米国特許出願第340,395号、″高密度ラン
ダムアクセスメモリ用のイオン注入型メモリセル(丁o
n J川)lanted Memory Ce1ls
for Hig1口)ensi ty Ram ) ”
。 に開示さ肛ている方法に於いては、完全にイオン注入方
法に転換されてはいるが、構成体をパッシベーションす
る為の窒化物層を維持するものではない。イオン注入方
法を部分的に導入することによって信頼性は向上するが
、製造プロセスの略全体にわたって半導体構成体をバッ
シベ−1〜することによって工程数の著しい減少従って
製造時間及びコストを著しく減少させ、ることかり能で
ある。 g、 本発明は、以」二の点に鑑み為されたものであって、ア
イソプレーナープロセスにイオン注入方法を完全に組み
込むと共に拡散方法をイオン注入方法で完全トこ置換し
た新規で且つ改良されたアイソプレーナープロセスを提
供することを目的とする。 本発明の別の目的とするところは、製造工程の全体にわ
たってエピタキシャル層上にパッシベーション用の保護
層を設けておくことが可能な改良したアイソプレーナー
プロセスを提供することである。本発明の目的によれば
、保護絶縁層を剥離することがなく、且つエピタキシャ
ル島状部内の能動及び受動要素の形成過程中エピタキシ
ャル層を周囲の汚染物に露呈することがない。本発明の
更に別の目的とするところは、バイポーラアイソプレー
ナープロセスに於けるステップ及びシーケンス数を著し
く減少させ、製造時間及びコストを減少させることであ
る。本発明の更に別の目的とするところは、例えば、分
離酸化物内の汚染イオンによって発生される寄生Mo5
1〜ランシスタ効果を著しく減少させることによってデ
バイスの信頼性を向」ニさせることである。 バイポーラの実質的にアイソプレーナー(同一平面状)
柴積回路構成体の本発明の製造プロ成る基板によって開
始される。この基板は1通常、第2導電型のドーパン(
・物質から成る少なくとも一個の埋込領域を導入すべく
処理されており、該基板内の埋込領域は埋込コレクタと
して機能する。 然し乍ら、全ての場合に埋込コレクタ層を設けろことが
必要なわけてはない。前記基板及び埋込領域」二に半導
体物質から成るエピタキシャル層を41着形成させる。 従って、エピタキシャル層と基板との間で構成体を横方
向に延在する分離1−’ N接合が形成される。エピタ
キシャル層上に薄いエピタキシャル酸化バッファ層を形
成する。次いて、通常、本構成体をその中に能動及び受
動要素を形成すべき複数個のエピタキシャル1θ状部に
分割し、且つエピタキシャル層を横切って分n]
よって形成することにより工程数を:織少さぜるど共に
信頼性を改善させた集積回路を製造するための改良した
アイソプレーナープロセス(方法)に関するものである
。 酸化分離を有するバイポーラアイソプレーナー集積回路
を製造する)ル木的な方法は、Iloug]as L。 Pe1tzerの米国特許第3,648,1.25号に
記載されている。シリコン基板上に形成されている薄い
シリコンエピタキシャル層を、酸化分離領域乃至は分離
用酸化領域として呼称されるエピタキシャルシリコン物
質から成る格子状の酸化領域によって電気的に分離され
た島状部乃至はメサ部に細分化する。エピタキシャル島
状部を互いに分離して画定する環状形状をした分離用酸
化領域は、エピタキシャル層を貫通してエピタキシャル
層と基板との間に横方向に延在する1) N接合、即ち
分離接合として呼称される接合まで酸化して形成されて
いる。これらエピタキシャル島状部及び分離酸化領域の
上表面は実質的に同一平面である。 従来のアイソプレーナープロセスに於いては、一連のマ
スクを使用することによって画定されるエピタキシャル
島状部の異なった領域内に選択的にP型及びN型ドーパ
ン1〜物質を導入するための複雑な一連のマスク及び拡
散工程を行なうことによってエピタキシャル島状部内に
能動及び受動集積回路要素を形成する。最初のアイソプ
レーナープロセスに於いては、■〕型型組電型至はN型
導電型の全てのバイポーラ領域は拡散によって形成され
ている。典型的な拡散]二程に於いては、エピタキシャ
ル層十に一様な酸化層を成長させる。然し乍ら、窒化層
等のようなその他のマスク物質からなる層を使用するこ
とも可能である。この酸化層1−1−±1−1ノぐブ7
1Jしスピ゛ノ亀虚17 このホトレジスト層を光マス
クを介して光パターンに露光させ、ホトレジストの露光
部分又は未露光部分を現像し且つ洗い流してホ1〜レジ
ストから成るマスクパターンを残存させる。ホ1へレジ
ストマスクを形成する際の一連の工程はしばしば乾燥マ
スクステップ乃至は乾燥マスクシーケノスと呼ばれる。 、乾燥マスクシーケンスを行なうことによって、」二側
に積層されるホ1〜レジストマスクパターンが形成され
る。次いで、この上側に存在するホhレジストマスクパ
ターンをエツヂングマスクとして使用して、下側に存在
する層の露出部分をエツチングする。通常、このホトレ
ジス(−マスクから露出されている下側に存在する層の
露出部分は、ホ1−レジスト物質に影響を与えることの
無い化学的エラチャン!−によって選択的に除去される
。然し/1:ら、プラズマエッチを使用することも可能
である。θくいで、このホ1−レジスト物質を化学的に
除去し、酸化物、窒化物乃至はその他のマスク物質から
成るマスクを残存させる。1−一パント物質を導入する
ためのマスクを形成するためにホl〜レジス1ヘマスフ
を介して下側に存在する層をエツチングする際の一連の
工程は、その際に化学的エラチャン1〜を使用するので
、しばしば、ウェブ1ヘマスクステツプ乃至はウェット
マスクシーケンスと呼利;される。 従来のアイソプレーナープロセスは次の如きマスクシー
ケンスによって特徴づけらhる。 1.0 埋設コレクタマスク 2.0 分離酸化マスク 3.0 フレフタシンクマスク 4.0 窒化物又は自己整合l−ランジスタマスク 5.0 エミッタマスク又はr(+マスク6.0 ベー
スマスク又はP+マスク 7.0 コンタク1〜マスク 8.0 メタリゼーションマスク ベースマスク6,0の場合を除いて、上述したシーケン
スに於けるマスクステップの各々に於いては、ホ1−レ
ジストマスクパターンを形成するための乾燥(dry
)マスクシーケンスと、酸化マスクを形成するために下
側に存在する酸化層をエツチングするためのウエッ1−
マスクシーケンスとが包含されている。勿論、エツチン
グは化学的エッチ乃至はプラズマエッチの何れかによっ
て行なうことが可能である。 典型的な拡散工程に於いては、N型又はP型の導電型物
質から成る選択的な領域をエピタキシャル島状部内に導
入する。ドライマスクステップとウェットマスクステッ
プとを交゛互に1ゴなって酸化マスク又はその他の物質
から成るマスクが形成され、次いで、そのマスクは拡散
マスクとして使用され、マスク層内の開1−Jを介して
所望の導電型のドーパント物質を拡散させる。拡散ステ
ップの終了後、酸化マスクは剥離さAし新たな酸化J・
Nが成長される。次いで、別の拡散ステップが行なオ〕
れ、その場合の各拡散ステップに於いてもドライマスク
シーケンスとウェットマスクシーケンスの両刃が行なわ
れる。従来のアイソプレーナープロセスに於ける拡散ス
テップの完全なる説明は、例えば、前述したPe1tz
erの米国特許第:(,648,4,25号に記載され
ている。 Pe1tzerは、エピタキシャル島状部を互いに分離
するために分離酸化領域を導入することによってアイソ
プレーナー製造プロセスへ基本的な貢献を成しているが
、拡散方法を継続して使用することによる幾つかの欠点
が存在している。第一に、所謂1くライマスクシーケン
ス及びウェットマスクシーケンスを行なうことにより、
酸化層がエツチングされると、エピタキシャル層が周り
の汚染物に露呈されることとなる。さらに、拡散ステッ
プの終了後、酸化層は剥離されねばならず、その際に新
たに酸化層が成長形成されるまでエピタキシャル層全体
が周囲の汚染物に暫時露呈されることとなる。第二に、
拡散はエピタキシャル層内に軸方向に進行するのみなら
ずマスク開口から横方向にも進行するので、ドーバン1
へ物質の導入に際し不正確な制御しか得られない。第三
に、ドライマスク及びウェッ1−マスクを使用する拡散
シーケンスは、過大なステップ数を必要とし、従って製
造プロセスの時間及び費用を増加させることとなる。 その結果、ステップ数を減少させるとともに信頼性を増
加させるために従来のアイソプレーナープロセスに対す
る変形例が半心体製造業者によって導入されている。例
えば、拡散ステップの幾つかをイオン注入ステップで置
換し、選択した導電型のドーパント物質を指向させたイ
オンビームによってエピタキシャル層内に導入させてい
る。従って、エピタキシャル島状部内に能動及び受動要
素を形成するための現在のアイソプレーナープロセスは
、典型的には、拡散ステップとイオン注入ステップとを
組み合わせたハイブリッドプロセスである。このような
ハイブリッ1〜型アイソプレーナープロセスは、例えば
、FarreL]等の米国特許第4.1.9G、380
すに開示されている。 従来のアイソプレーナープロセスは、米国カリフォルニ
ア州マウンテンビューにあるフェアチアイルドカメラア
ンドインストルメン1−コーポレーションにおいても改
良され、そこではエミッタ拡散ステップをエミッタイオ
ン沈入ステップで置き換えている。従って、5.0エミ
ツタマスクは1〜ライマスクステップのみを包含するも
のであり、エミッタ領域を選択的にイオン注入する為に
ホトレジストマスクパターンが形成され且つ使用される
。ドーパント物質をエミッタ領域内に導入する為に、ポ
トレジス(〜マスク内の選択酌量[」を介して、例えば
、N+型1く−パント物質から成るイオンビームを指向
させる。同様に、ベース領域もイオン注入によって形成
することがu■能であり、この場合には、6.0ベース
マスクステツプはドライマスクシーケンスのみを包含す
るものであり、例えば、P十型ドーパント物質から成る
イオンビームをベース領域内に指向させる為にホ1〜レ
ジストマスクパターンを形成する。 本発明者か知’!’ しているハイブリッドプロセスに
才9ける欠点としては、製造工程において一度又はそれ
以」二の回数、酸化層又は窒化層から成る保護に@緑層
がエツチングされ剥離されねばならず、その際に下側に
存在するエピタキシャル層を周囲の汚染物に露呈させる
ということである。更に、何れのハイブリッドプロセス
におし)でも、ノ(ツシベーション用の窒化物層を周囲
の汚染物に対するバリヤとして残したまま、ドーパント
物質を導入する為のイオン注入方法を半導体の8CI造
プロセス中に完全に組み込んだものではない。例えば、
1982年1月18日に出願された1ilen C,K
o等の米国特許出願第340,395号、″高密度ラン
ダムアクセスメモリ用のイオン注入型メモリセル(丁o
n J川)lanted Memory Ce1ls
for Hig1口)ensi ty Ram ) ”
。 に開示さ肛ている方法に於いては、完全にイオン注入方
法に転換されてはいるが、構成体をパッシベーションす
る為の窒化物層を維持するものではない。イオン注入方
法を部分的に導入することによって信頼性は向上するが
、製造プロセスの略全体にわたって半導体構成体をバッ
シベ−1〜することによって工程数の著しい減少従って
製造時間及びコストを著しく減少させ、ることかり能で
ある。 g、 本発明は、以」二の点に鑑み為されたものであって、ア
イソプレーナープロセスにイオン注入方法を完全に組み
込むと共に拡散方法をイオン注入方法で完全トこ置換し
た新規で且つ改良されたアイソプレーナープロセスを提
供することを目的とする。 本発明の別の目的とするところは、製造工程の全体にわ
たってエピタキシャル層上にパッシベーション用の保護
層を設けておくことが可能な改良したアイソプレーナー
プロセスを提供することである。本発明の目的によれば
、保護絶縁層を剥離することがなく、且つエピタキシャ
ル島状部内の能動及び受動要素の形成過程中エピタキシ
ャル層を周囲の汚染物に露呈することがない。本発明の
更に別の目的とするところは、バイポーラアイソプレー
ナープロセスに於けるステップ及びシーケンス数を著し
く減少させ、製造時間及びコストを減少させることであ
る。本発明の更に別の目的とするところは、例えば、分
離酸化物内の汚染イオンによって発生される寄生Mo5
1〜ランシスタ効果を著しく減少させることによってデ
バイスの信頼性を向」ニさせることである。 バイポーラの実質的にアイソプレーナー(同一平面状)
柴積回路構成体の本発明の製造プロ成る基板によって開
始される。この基板は1通常、第2導電型のドーパン(
・物質から成る少なくとも一個の埋込領域を導入すべく
処理されており、該基板内の埋込領域は埋込コレクタと
して機能する。 然し乍ら、全ての場合に埋込コレクタ層を設けろことが
必要なわけてはない。前記基板及び埋込領域」二に半導
体物質から成るエピタキシャル層を41着形成させる。 従って、エピタキシャル層と基板との間で構成体を横方
向に延在する分離1−’ N接合が形成される。エピタ
キシャル層上に薄いエピタキシャル酸化バッファ層を形
成する。次いて、通常、本構成体をその中に能動及び受
動要素を形成すべき複数個のエピタキシャル1θ状部に
分割し、且つエピタキシャル層を横切って分n]
【接合
へ延在する酸化半導体物質から成る環状形状をした分6
′1を酸化領域を形成することによってエピタキシャル
島状部を互いに分l+7tt状態とさせる。 本発明の目的を達成する為に、前述した基本構成体の上
に一様に窒化物層乃至はその他の絶縁物6ン)J、・自
1・4セtIJjIす41斗jTJ「6じ(シミーに侵
ン己(!Jr大ジノ(、、、ンノ△−1へすると共に、
分離酸化領域と、エピタキシャル酸化八ツ77層とエピ
タキシャル層とを周囲の汚染物から保護する。本発明の
特徴乃至利点としては、一様な窒化物乃至はその他の絶
縁物質から成る層とエピタキシャル酸化バッファ層とが
結合して木構成体」二に複合保護層を形成するというこ
とである。本発明によれば、この複合保護層が、コレク
タシンクとベース及びエミッタ領域がエピタキシャル島
状部内に導入される工程の主要部分にわたって所定位置
に維持される。更に、複合保護層の少なくとも一部は、
コレクタシンクとベース及びエミッタ領域をエピタキシ
ャル島状部内に心入するプロセスの過程中周囲の汚染物
に対するバリヤとして機能する。従って、コレクタシン
ク領域とベース領域と1.エミッタ領域の夫々の表面位
置にメタリゼーションコンタク1へを何着形成すること
が必要となるまで、エピタキシャルシリコン層の表面は
保護されたままであり露出状態とされることはない。 本発明によれば、選択的にN型領域及びP副領域を導入
することによってエピタキシャル島状flli内に能動
要素及び受動要素を製造するシーケンス乃至手順の全体
をパッジ・\−シ竺ン用の保a Jfflを介して行な
い、且つメタリゼーションコンタク1へを何着形成する
為にニルゲタシンク領域とベース領域とエミッタ領域の
人々の表面個所を露出させるまで選択的に1〜−ブ領域
を導入する過程中この保護層に所定位置に維持させてお
く。即ぢ、本発明によ匙は、このことを達成する為に、
従来のマスクステップを再編成すると共に拡散方法を完
全にイオン沈入方法で115換させている。従って、本
発明によれは、相:続して維持されるパッシベーション
用の保護層を介して実施される完全に統合され旧つ順次
的なイオン汁人プロセスが提供される。 オ\発明のこの点に関する特徴及び利点としては、ウェ
ットマスクステップ及びエツチングステップが最小とさ
れており、アイソプレーナープロセスに必要とされる全
体的なステップ数が減少されているということである。 本発明の別の特徴としでは、メタリゼーションコンタク
トを何着形成するまて、エピタキシャル島状部内に能動
要素及び受動要素を製造する過程中犯積回路構成体が周
囲の汚染物からバッシベー1−されており旧つ保護され
ているということである。 これらの目的を達成する為に、本発明によれは、エピタ
キシャル島状部内にコレクタシンク領域を画定する為に
窒化物層状のパターン内にレジスト物質から成るシンク
注入マスクを形成するステップと、窒化物層とエピタキ
シャル酸化バッファ層とで構成される複合保護層を介し
て第2導電型のイオンビームを照射さぜることによって
前記シンク注入マスク開口を介してイオン注入するステ
ップとを提供している。このイオンビームのエネルギは
エピタキシャル層内のコレクタシンク領域にイオン注入
するように調節されている。窒化物層とエピタキシャル
酸化バッファ層とを所定位置に残存させたままシンク注
入マスクを除去した後に、本発明によれは、エピタキシ
ャル島状部内にベース領域を画定する為に窒化物層状の
パターン内に+、 xノーy l−rWsrft J、
v +h rA; 7− /%! 1テ1:λフ1力t
y 1r? hV l 。 且つ前記複合保護層を介して第1導電型のイオンビーム
を指向させることによってベース注入マスク開口を介し
てイオン注入を行なう。この場合のビームエネルギはベ
ース領域をエピタキシャル層内にイオン注入によって形
成するように調節されている。本発明のこの点に於ける
特徴としては、エミッタ領域をイオン注入する前にベー
ス領域をイオン注入することによってアイソプレーナー
プロセスを更に変形し旧つ涌i11化し7ているという
ごとである。 次いで、窒化物層とエピタキシャル酸化八ツ77層とを
周囲の汚染物に対するバリヤとして所定位置に維持させ
たままベース注入マスクを除去し、互いに相対的に整合
させてコレクタシンク領域とベース領域とエミッタ領域
とを表面位置に画定する為に窒化物層上に自己整合型1
〜ランジスタマスクパターンを形成する。1本発明の改
良型アイソプレーナープロセスに於いては、この時点に
於いてウエッ1へマスク乃至はエツチングステップを維
持しており、自己整合させた1−ランジスタマスクバタ
ーンにおける開口を介して下側に存在する窒化物層をエ
ツチングし、コレクタシンク領域とベース領域とエミッ
タ領域の表面個所に於いて窒化物層を除去する。然し乍
ら、重要なことであるが、複合パッシベーション用保護
層の一部であるエピタキシャル酸化バッファ層は周囲の
汚染物に対するバリヤとして所定位置に維持される。従
って、本発明によれば、ホ1〜レジストから成る自己整
合型1−ランシスタマスタパターンを除去した後に、エ
ツチングによって窒化物層が除去された表面個所に於り
る所定位置にエピタキシャル酸化ハフ2フ 動要素を製造する過程中、複合パッシベーション用保護
層の少なくとも一部か所定位置に維持されている。本発
明の別の側面によれば、窒化物層のエツチングされなか
った残存部は所定位[直に維持されて、後述する如く、
窒化物自己整合型トランジスタマスクとして機能する。 本発明方法に於けるこの後のステップとしては、エピタ
キシャル島状部内にエミッタ領域を画定する為に窒化物
層及びエピタキシャル酸化バッファ層の露出部分の上に
レジスト物質から成るエミッタ注入マスクパターンを形
成し、エピタキシャル酸化バッファ層を介して第2導電
型のイオンビームを指向させることによりエミッタ注入
マスツノ開口を介してイオン注入を行なう。このイオン
ビームのエネルギは、エピタキシャル島状部内に前にイ
オン注入によって形成したベース領域内にエミッタ領域
をイオン注入によって形成すバ:く調ii’i’iさJ
している。ひき続いて形成される注入マスクを介してひ
き続いてイオン注入ステップを行なった後に、単一のア
ニール工程を行なうことによりイオン注入したコレクタ
シンク領域とベース領域とエミッタ領域を同時的にアニ
ールし、従って分nIL酸化領域によって分離されてい
るエピタキシャル島状部と一致する能動要素及び受動要
素から成る実質的にアイソプレーナー即ち同一平面状の
’JS frj回路構成体が形成される。 本発明によれば、その他の多数の付加的な特徴を有する
と共に変形が可能なものである。本発明改良プロセスの
その後のステップとしては、窒化物層の未エッチ部分を
窒化物層自己整合型トランジスタマスクとして使用する
為に所定位置に維持させたままエミッタ注入マスクを除
去する。次のエツチングステップに於いては、窒化物層
自己整合型1〜ランジスタマスクを介してメタライスし
たコンタクトを何着形成する為にコレクタシンクとベー
スとエミッタ表面位置に於いてエピタキシャル層を露出
させている窒化物層自己整合型1〜ランシスタマスクを
介してコレクタシンク領域とベース領域とエミッタ領域
との表面位置に於いてエピタキシャル酸化バッファ層を
エツチングする。本発明の特徴及び利点としては、コレ
クタシンク。 ベース及びエミッタ表面位置に於いてエピタキシャル層
を露出させる場合に、窒化物層自己整合型1−ランジス
タマスクパターンを介して露出さ扛ているエピタキシャ
ル酸化層の露出部分を一度にエツチングすることによっ
て行なうことが可能であるということである。従って、
コンタク1ヘマスクエミツタ領域に加えてコレクタシン
ク領域を画定する開口が形成されているエミッタ注入マ
スクパターンを設けることによって更に効率を上げてい
る。従って、エミッタ注入マスク開口を介してイオン注
入を行なうステップに於いては、第2心電型のイオンビ
ームを照射させることによってエミッタ領域をイオン注
入させると共に、同時的にコレクタシンク領域の表面個
所をオーへードーブさせて表面接触抵抗を減少させてい
る。本発明による別の改良点としては、シンク注入マス
クパターンがコレクタシンク表面位置に加えて分h1を
酸化領域を画定する開口が形成さAしているということ
である。従って、シンク注入マスク開口を介して行なう
イオン注入ステップに於いては、第2J停電型のイオン
ビームを照射することによって、コレクタシンク領域を
イオン注入すると共に、分離酸化領域内に燐イオンをフ
ィールドイオン沈入させて連続的なゲッタリングを行な
うと共に分離酸化領域のパッシベーションを行なう。 て多数の利点及び改良が与えられている。例えば、本発
明によれは集積回路構成体の信頼性が向」二される。分
離酸化層内にフィール1〜イオン注入された燐イオンは
、通常の製造プロセスに於いて酸化物内に発生ずる、例
えは、ナ1−リウ11イオンやポタシウムイオン等の様
な酸化物内の汚染イオンをゲッターすると共にバソシヘ
−1−する。デバイスの−1−側に存在するメタルコン
タクトに正電荷が印加されると、酸化物内の電界中に存
在する僅かな量の汚染す1〜リウムイオン及びポタシウ
ムイオンは酸化物のj底部に移動する。この様に移動す
る汚染イオンが正電荷を担持しているので、下側に存在
するシリコン基板内にはN型キャリヤが誘起される。そ
の結果、J:側に存在する1】型物質は実効的にN型と
なり、」−側に存在する金属コンタク1へと共に寄生M
OS F E T +〜ランジスタを形成する。 従来の製造プロセスによって生産される一部の製品の中
に欠陥性のあるデバイスの占めるパーセン1−のかなり
の部分は、この分1ilft酸化物内に汚染イオンによ
って発生される寄生Mos+〜ランジスタ効果によるも
のである。本発明によ肛ば、フィール1−注入した燐イ
オンか汚染イオンをゲッターし、分離酸化領域をパッシ
ベー1−シ、寄生MO8I−ランジヌタのスレッシュボ
ールド電圧が汚染イオンの移動によって起生されたり過
剰なものとなることが防止され、汚染イオンによって発
生される寄生rvi OS !ヘランジスタフイール1
へ反転効果を実ゲ7的に除去している。従って、欠陥性
のあるデバイスのパーセントは著しく減少され、汚染イ
オンによる寄生Mos+−ランシスタ効果に起因する欠
陥性デバイスの発生率は茗しく減少されている。 本発明の別の特徴によれは、分11i酸化領域イと成長
形成する場合に、分離酸化領域の酸化物が膨6Jiする
ことによりエピタキシャル島状部が8&4jさり。 る事を最小とするように温度及びその他のパラメーター
が選択されている。 本発明の全体的な目的は、能動要素及び受動要素をエピ
タキシへ・ル島状部内に導入する」ユで完全にイオン注
入技術を採用し、イオン注入技術と結合してマスク工程
を再編成すると共に減少させることによって製造プロセ
スを簡単化し、能動要素及び受動要素をエピタキシャル
島状部山に製i告すると共に導入する過程中全構成体上
に複合ノ(ノシベーション保護層の少なくとも一部を所
定位置に維持することによって達成可能であること番士
明Iらかである。 以f、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。 第1図は、例えは、1)型シリコンからなる基板10の
一部を示した断面図であって、N型不純物乃至は1−−
パント物質が導入されて埋込コレクタ領域12が形成さ
れている。基板10の厚さは寸法通りには表しておらず
、勿論、他の要素と比べてもっと大きな物である。埋込
コレクタ領域は、以トに説明する従来の方法に依って導
入されてし)る。第1に、基板全体に渡ってシリコン酸
化層14にm=様に成長形成させる。次いで乾燥マスク
工程を行なって、ポ1−レジスト物質を酸化層」−にス
ピンさせて一様なホ1−レジスト層を形成する。こる光
マスクを介して露光さぜる。ホ1−レシスI一層の露光
部分を現像液で洗い流し、その際に残存するポ1〜レジ
スI〜物質でエツチングマスクを形成する。 この所J胃″トライ(乾燥)マスク″工f子の汐(に、
ウェットマスク工程を行ない、下側に存在する酸化層1
4をエツチングして不純物を導入して埋込コレクタWJ
12を形成する表面位置に於いて基板10を露出させる
。次いで、ホ1−レシストマスクパターンを除去し酸化
層14を第1図に示したパターンで残存させ拡散マスク
として機能させる。 通常、化学的エノチャン1〜を使用して酸化層をエツチ
ングするが、1−ライブラスマエノチを使用することも
可能である。所謂″ウエノ1〜マスク′″ 1′。 程の終了後、拡散マスグ]4内の[;旧−]を介してl
’J型導電導電型物質11(さゼ第1−図に示した如く
埋込コレクタWi12を形成する。J+1込コレクタ領
域12はN+によって表される如く極めて高いレヘルに
ドープされており、埋込コレクタ領域の近傍に層12は
、後述するコレクタ真空領域へ向かってエミッタ領域か
ら抽出された電子を回収すべく機能する。このような埋
込コレクタ領域を設(プることは一般的ではあるが、そ
の他のコレゲタ4it造を使用することも可能である。 りくいで、酸化R114を基板から剥離し、第2図に示
した如く、エピタキシャルWJ15を基板」−に形成V
る。エピタキシャル層15はエピタキシャルCV ri
I型プロセスによって単結晶層の形態で基板」二に堆積
されたN型シリコンで構成されている。 エピタキシャル層と基板とは通常反対導電型に(1?)
成するが、これら両者を同一の導電型物質で構成するこ
ともiiJ能である。エピタキシャル層15の表面を酸
化して二酸化シリコンSi、02からなる薄いエピタキ
シャル酸化層1Gを形成する。エピタキシャル酸化層1
86はアイソプレーナー酸化層を有しており、それは次
に形成される層である窒化FJiJ18に対する応力緩
和特性を与えるものである。エピタキシャル層15ばJ
11結晶層のまま維持されねばならないが、それは窒化
層18によって応力変形を受けたり破壊されたりする可
能性がある。従って、エピタキシャル酸化層16は個の
ような応力を緩和する為のバッファどして機能する。 窒化層J8は、外部の供給源からCV Llによってエ
ピタキシャル酸化バラフッ層]6上に491着形成され
る。このシリコン窒化層はS :iXN、02の化学式
の形態であり、理想的にはSi、N、て構成されるもの
である。このシリコン窒化/:’J lj、本明細書に
おいては、窒化R’t i 8として呼称する。 エピタキシャル島状部を形成する乙に、窒化マスク工程
を行なうが、ドライマスクシーケンスとウエソ1〜マス
クシーケンスの両刃製包含している。 最初に、窒化J1?1状にホ1−レシストA’jをスピ
ン形成し、光マスクを介して露光し分Hi、’ji酸化
領呟の表面位1tを決定する。使用するyl; l−レ
ジスト物質がポジティブ型であるかネガティブ型である
かによりホトレジスト層の露光部分又は未S7A光部分
のいづれかが洗い流さh、残存するポ1〜レジストマス
クによってエツチングマスクが形成される。ドライマス
クシーケンスに続いてウエッ1〜マスクシーケンスを行
なうが、3つのエツチングステップを包含しており、そ
れらばウエツ1〜化学的エッチ乃至はトライプラズマエ
ッチとすることが可能である。 最初のエッチステップにおいては、窒化シリコン選択的
エラチャン1−を使用してホ1−レジストマスクを介し
窒化層」8をエツチングし、次いでホ1−レジストマス
クを除去する。次いで、窒化W118をエツチングマス
クとして使用して酸化物エッチによって下側に存在する
エピタキシャル酸化層16をエツチングする。最後に、
N型シリコンのエピタキシャル層]5をシリコンエツチ
ングステップに於いて埋込層12の両側における位置2
0においてエツチングし、窒化シリコンWj18及び二
酸化シリコン層16の夫夫のエツチングされなかった部
分に依って形成される帽子乃至はカバーを有するエピタ
キシャル島状部(メサ部乃至は台座部)25を形成する
。この場合のシリコンエッチはエピタキシャル層15の
約半分の深さまで行なう。 +衣nli M 1 ガト1rウ ノnul+−) す
t 1.f マ θ)S/ I+ 1 ”/ 工 1、
Jチンゲステップを従来の深さよりも多少深い深さにな
るまで行ない、従来の温度である1、000℃よりも多
少高い温度、例えば、1..050℃乃至1.100’
(″。 の範囲内の温度に於いて分離酸化物空間20内に酸化物
を成長形成させる。多少高い温度範囲においてシリコン
を酸化することにより、エピタキシャル島状部25上の
分離用酸化物の破壊効果を最小とするか又は全く除去す
ることが可能である。 分離用酸化物を成長形成する前に、基板10の上表面及
び分離酸化物空間20の下側に存在するエピタキシャル
層」5の」−表面内にY)型不純物乃至はドーパン1〜
物質を拡散させる。、l、ij仮10及び分離酸化物領
域の下側に存在するエピタキシへ・ル層15の夫々の表
面位置10a及びJ、 5 a内にI〕導電型物質を導
入することにより、後述する如く、燐イオンのフィール
1−札入による分離酸化物内のイオン汚染物がゲッター
されると共に、隣接ずろエピタキシャル島状部との間の
寄生M OS l−ランジスタ効果の問題を実質的に除
去することにより集積回路構成体の信頼性を確保するこ
とを可能としている。表面区域10a及び15a内に導
入された、例えば、ボロンからなるP型注入物乃至は拡
散は、隣接する島状部間にチャンネルヌトップを提供し
ている。ボロンからなるこのP型拡散は丁)乃至はP+
レヘルにまて行なうことが可能であり、又イオン注入か
拡散の何れかによって導入させることが可能である。 表面チャンネルストップを形成する準備をした後に、分
離酸化領域乃至は空間20内に分離酸化膜22を成長形
成させ、環状形状をした分離酸化領域によってエピタキ
シャル島状部25を互いに分子41iさせる。酸化を行
ない分離酸化物を成長する過程に於いて、分離酸化領域
の近傍に於けるエピタキシャルJn I 5は完全にン
肖費され、捉って分音1を酸化ql+分はエピタキシャ
ル層を完全に貫通してエピタキシャル層15と基板10
との間の分離接合へ到達する。分gl[酸化領域内のシ
リコンから成長されるシリコン酸化物は、通常、元のシ
リコンの体積の略2倍の体積を占有し、従って領域20
内の分離用酸化物22とエピタキシャル島状部25とは
実質的にアイソプレーナー即ち同一平面状である。分離
用酸化物の成長過程中、エピタキシャル島状部25の両
側に烏の頭部2.2 aと鳥のくちばし部16aが形成
される。 次いで、元の窒化層18の残存部分を隼精回路構成体の
表面から剥離し、第5図に示した如く、新たな窒化シリ
コンM28を本構成体の上に一様に成長形成させる。従
来の方法による場合には、窒化シリコン層28を再形成
する代りに、構成体−ヒに厚い酸化層を形成し、次いて
1−ライマスクシーケンス及びウエソ1−マスクシーケ
ンスを行すって後述する如きコレクタシンク領域を導入
させる。 一方、本発明による場合には、構成体全体に新たな一様
な窒化に’)2Bを形成し、それはエピタキシャル酸化
層16と共に即積回路邪1成俸全体にi)σっでの複合
パンシベーション保護層を形成する。本発明によれば、
別の酸化層を成長させる必要がなく−且つ酸化層をエツ
チングしたり成長させたりする別のステップは排除され
ている。後述する如く、本発明によれば、エピタキシャ
ル島状部25内に能動要素及び受動要素を製造する為に
イオン注入技術がアイソプレーナープロセス内に完全に
組込まれている。窒化物はその下側に存在する全ての要
素、例えばエピタキシャル酸化N162分離酸化膜22
及びエピタキシャルシリコン15などに対し有効な保謀
層として機能する。窒化層28は周囲の汚染物及び構成
体内のイオンが蓄積されることを防止し、ウェハをバソ
シベ−1〜する。 この為に、第4図に示した如く、酸化を完Yし分離酸化
膜22を成長させた後に、第5図に示した如く、直くに
新たな窒化層28を形成する。一方、従来のプロセスに
於いては、エピタキシャル層及びその他の下側に存在す
る要素が部分的に周囲の汚染物に露呈されることのある
最大6個のステップの長い期間が存在する。本発明に基
づく改良されたアイツブ1ノーナープロセスに於いては
、エピタキシャル層と、エピタキシャル酸化層と、分離
酸化膜とを有するウェハを直接的にパソシベー1へする
。 かいて バソシベーシゴン用の窒化シリコン層28どエ
ピタキシャル酸化層16とを所定位置に維持したままこ
れらの層28及び」6を介してイオン注入を行ないコレ
クタシンク領域30を形成する。これは、N導電型の不
純物乃至は1−一パン1〜物質からなる例えば燐からな
るイオンビー11をこれらの夫々の層を介して照射させ
てイオンt」:人を行なうことによって達成する。この
イオンビームは従来の手法及び装置によって発生される
ものであり、燐原子から電子を剥き取り、加速電界を印
加し、且つプレート乃至はマグネノ1へによって燐イオ
ンビームを合焦させる。イオン注入装置の質量分析器効
果によって、集積回路構成体内の選択箇所にイオン注入
する為の炉イオンビー11か取11′、される。このイ
オンビームは、N型エピタキシャル層」5を純粋な隣で
イオン注入しコレクタシンク領域30内にN十乃至はN
子午注入領域をJjえる為に窒化層28及びエピタキシ
ャル酸化層」6を通過するのに十分なエネルギを有する
様に発生される。 選択的イオン注入はドライマスクシーケンスのみを使用
することによって達成される。即ぢ、ホ1へ1ノジス1
一層35を窒化層28」二にスピン形成させ、光マスク
パターンを介して露光させる。尚、本発明による場合に
屹この光マスクパターンにより、コレクタシンク領域3
0のみならず分離酸化領域20及び分離酸化膜22が開
口を介して画定される。使用するホ1−レジスト物質が
ポジティブ型であるかネガティブ型であるかによりボ1
〜レシストの露光部分または未露光部分を洗い流すこと
によりホ1〜レシストH35が形成され、それはコレク
タシンク領域30をイオン注入する為のみならず分離酸
化領域内に燐イオンをフィールド注入する為の注入マス
クとして機能する。コレクタシンク領域内にN十ノート
のキャリアを得る為にN型キャリアの淡イオンビー11
をイオン注入すると同時に分離酸化膜の連続的なゲッタ
リングを行なうために燐イオンをフィールド注入する為
の典型的なイオンビームエネルギは、例え、ば、118
0KQVである。このようなビームエネルギを使用する
ことにより、パッシベーション用の窒化層28とエピタ
キシャル酸化層16とを通過してエピタキシャル層15
内にコレクタシンク領域をイオン注入によって形成する
ことが可能である。従って、本発明方法によれは、コレ
クタシンク領域のイオン注入と分離酸化膜パッシベーシ
ョン用のフィールドイオン注入とを同時に行なうことが
可能である。勿論、コレクタシンク領域のイオン注入と
を順次行なうことも0■能である。然し乍ら、N型キャ
リヤか燐である場合には、本発明に於いては、同時的な
イオン注入を行なう。この燐イオンビームはコレクタシ
ンク領域に加えて分M M化領J!!1:の表面箇所を
スキャンする。本発明によIt、は、このことを同時的
に行なうことかiif能である。何11夕ならば、パッ
シベーション用の燐イオン注入物は爾後の酸化エッチに
おいてエツチング除去されることがないからであり、後
述の記載から一層良く理解される如く、この様なエツチ
ングステノブの全てはMI:除されているからである。 従って、酸化領域内に進入する全ての?’i染物は、デ
バイス性能に何等変動を15えることなしに、ゲッタリ
ング用イオンによって化学的に抑制される。従って、デ
バイス性能は不変のままであり、更に、コレクタシンク
のイオン注入と同時的なフィールドイオン注入のステッ
プの過程中、パッシベーション用窒化層28は周囲の汚
染物に対するバリヤとして所定位置に存在している。 窒化シリコン層28とエピタキシャル酸化層」6とを残
存させたまま、シンタ注入ホ1−レジストマスク35を
除去する。次いで、窒化層28上に新たなホ1−レジス
ト層をスピン形成し、光マスクを介して露光させ、次い
で使用しているホ1ヘレジスト物質がポジティブ型であ
るかネガティブ型であるかによって露光部分又は未露光
部分を現像剤によって洗い流し、第6図に示した如く、
ベース領域をイオン注入によって形成する為のホ1へ1
ノジス1へマスクパターン36を残存させる。従って、
ホ1へレジスタマスクパターン36は、ボロンイオンビ
ーム等の用な■〕導電型の不純物からなるイオンビーム
てあって、窒化[28とエピタキシャル酸化層16と後
透過しエピタキシャル島状部25のエピタキシャル層1
5内にP型ベース領域40を形成させるのに十分なエネ
ルギを有するイオンビームをポトレジストマスク内の開
L1を介して照射することによりベース領域40をイオ
ンビームによって形成する際の注入マスクとして機能す
る。 従来のアイソプレーナープロセスと異なり、/\−ス領
域40はエミッタ領域かエピタキシャル、(+。 状部内に導入される前にイオン注入によって形成さオし
る。この事により多数の利点か11tられる3、第1に
、ベース領域をイオン注入することにより保護層を所定
位置に維持することを可能とする。第2に、第6図に示
した如くベース40にイオン注入することにより、一様
な厚さを有し平坦な形状を有するベース領域か得らAし
る。第3に、イオン注入技術によって一1jえられる不
純物の4人に関する制御性が大きいので、横方向拡散が
殆と無く、ベース領域40とシンク領域30とは離隔さ
れたままであり非隣接状態のままである。この場合のポ
ロンのイオン注入を、例えば、80 K e Vのエネ
ルギで実施することが可能である。更に、エミツタを形
成する前にベースをイオン注入によって形成するので、
後に第7図に関し説明する如く。 エミッタ領域の下限とベース領域の下限との間に適宜の
ベース幅乃至は間隙を維持する事が可能である。この」
1は第6A図に示した従来のスタンダー1〜なプロセス
と対比される点であり、第6A図に示した場合には、ベ
ースを形成する前に、エピタキシャル酸化層」−」6と
ホ1〜レジストマスク層138及び窒化M128内の開
口を介してエミッタ150が最初に形成される。次いで
、第6B図に示した如く、ホトレジス1へマスク層」3
6と窒化層128内の開口を介してベース140が形成
される。この場合には、窒化層128の開口部分におい
てはイオン注入に対する停止能力か低fしているので、
これらの開(二1部分の下側におけるベース形状は隣接
部分よりも−J!深く形成されている。このようにベー
ス140の深さ乃至は形状が不均一であるということと
エミッタ150の横方向拡散とが結合されて、エミッタ
領域150の下限と点145におけるベース領域14.
0の下限との間の幅乃至は間隔は狭いものとなる。この
狭い間隔はエミッタの端部に高電界領域を発生させ、従
って″漏れ性″1〜ランジスタを形成することとなる。 本発明方法によれば、ベース幅及び形状か不均一になる
という問題を除去するたけてなく、パッシベーション用
窒化層28とエピタキシャル酸化層16の両方から構成
される複合保護層を所定位置に維持したままベース領域
をイオン注入によって形成することが可能である。 次いで、窒化層28をそのまま維持したままでホトレジ
ストベース注入マスク36を除去する。 次いで、窒化層28上に新たなホ1〜レジス1一層をス
ピン形成すると共に、そのホトレシスh EVを自己整
合型トランジスタマスクパターンにi・露光さぜる。ホ
1〜レジス1一層を現像し、その露光部分又は未露光部
分が使用するポ1−レジスト物り′rがポジティブ型で
あるか又はネカティブ型であるかということによって洗
い流され、下側に存在する窒化層をエツチングする為の
自己整合型1ヘランジスタ(SAT ’)マスクパター
ンが残存される。このような自己整合整合型1−ランジ
スタマスクパターンばFarre〕、]等の米国特許第
4.1.99,380号及びKo等の米国特許出願節3
40,395号に開示されている。ホ1ヘレジストS
A Tエツチングマスクパターンを形成した後に、本発
明による改良型アイソプレーナープロセスに於いては最
初に窒化層28をエツチングする。従って、この窒化層
エッチ」工程の前に、窒化M2Bを残したまま行なうこ
との可能な全てのステップは完了されている。ホトレジ
ストSATマスクパターンを介して窒化層28をエツチ
ングすることにより、第7図に示した窒化層パターン2
8が形成される。重要なことであるが、窒化層28のみ
がエツチングされ下側に存在するエピタキシャル酸化層
16はエツチングさ4しない。第7図に示した如く、コ
レクタシンク領域とベース領域とエミッタ領域の表面位
置に於いて窒化層28内にエツチング形成された開口を
介してエピタキシャル酸化層16が露出されている。窒
化層28とエピタキシャル酸化PJ16とを複合保護層
として考えているので、エピタキシャル島状部に対する
保護バリヤとしてエピタキシャル酸化層16を所定位置
に維持したままエミッタイオン注入ステップを行なうの
に必要とされる複合層の一部のみをエツチングによって
除去する。 窒化物エッチの完了後、ホ1〜レジストS A ’rマ
スクパターンを除去し、エミッタ注入シーケンスを行な
う準備としてエツチングした窒化層28の上に新たにホ
トレジスト層をスピン形成する。この新たなホトレジス
ト層を光マスクパターンを介して露光し、且つそのホ1
〜レジストの露光部分又は未露光部分を現像すると共に
洗い流し、第7図に示した如く、ホトレジストエミッタ
領域注入マスクパターン38を残存させる。本発明によ
れば、ホトレジス1へマスクパターン38内に形成した
開りは、エミッタ領域50内に選択的不純物を注入する
ことを可能とするだけでなく、コレクタシンク領域にお
ける表面接触抵抗を減少させる為にコレクタシンク領域
30の表面部分31をオーバードープすることを可能と
する。 このエミッタ注入工程は、例えば、N型導電型不純物を
第7図に於いてN++によって表わされる様に一層高い
キャリヤ濃度とするようにイオン注入を行なうものであ
る。このような一層高い濃度で一層高い導電性のイオン
注入は、砒素イオンのようなN型導電型のイオン不純物
から成るイオンビームをエピタキシャル酸化層16を介
して照射し且つエピタキシャル層内に導入させてエミッ
タ領域50をイオン注入すると共にオーバードープした
コレクタシンク表面部分3]−をイオン注入すべくイオ
ンビームを照射することによって行ない、これらは全て
第7図に示しである。通常、エミッタ領域及びコレクタ
シンク領域の表面部分に砒素イオンをイオン注入する為
のイオンヒームエネルギは1. OOK e Vのオー
ダーである。公知の如く、例えばアイソプレーナー製造
プロセスの過程中に於ける種々の加熱ステップの結果、
第5図乃至第7図に順次示した如く、コレクタシンク領
域30が次第に内側へ進行乃至は拡散し、遂にコレクタ
シンク領域30は埋設コレクタ12と接触する。窒化層
28の部分28aは、コレクタシンク領域30とベース
領域40とを分離させておく為にN型導電型のイオンビ
ームに対するへリヤとして機能する。本発明に基づき、
エピタキシャル酸化W116を介してエミッタ領域をイ
オン注入すると共にコレクタシンク領域の表面部分をオ
ーバードープすることによって、従来のアイソプレーナ
ープロセスに於いて必要とされていたエツチング及びマ
スクステップが更に不用となる。 次いで、ホ1〜レジストエミッタ江入マスクパターン3
8を除去し、次いで、コレクタシンク領域、ベース領域
及びエミッタ領域に対する全てのイオン注入物を同時的
に単一のステップに於いてアニールし、コレクタシンク
領域30及びエミッタ領域50に於ける注入物を第7図
に示した適宜所望の深さへドライブする。従って、本発
明は、従来のプロセスにおける別々のアニール工程を全
てのイオン注入を完了した後の単一のステップに統合さ
せている。このようにアニール工程の繰り返しを除去す
ることによって製造方法を簡単化している。 本発明による改良したアイソプレーナープロセスの最終
ステップは、第8図に示した如く、窒化層28内にエツ
チング形成された開口を介して露出されているエピタキ
シャル酸化[16の露出部分を一度にエツチング除去す
ることである。コレクタシンク領域とベース領域とエミ
ッタ領域の表面部分の」二に存在するエピタキシャル酸
化層16の部分を選択的にエツチング除去する為にその
ほかのマスク工程が必要とされることはない。従来の方
法に於いてはアンターカッティングを防止する為に酸化
層をエツチングする場合に拡散領域を保護する為に別の
コンタクトマスクステップが必要であるが、本発明に於
いては、窒化WJ28内の開口を介して行なうプランケ
ラ1〜エツチングステツプが必要とされるのみであり、
窒化層28はエピタキシャル酸化層16の露出部分をエ
ツチング除去する為の窒化層SATマスクとして実効的
に機能する。そのほかのマスキングを使用せず、且つエ
ツチングした窒化層28をメタリゼーション二1ソ々ツ
ノ1−のt託オR的イ寸碧を才子なう為、の寥々り的マ
スクとじて使用することによりコレクタシンク領域とベ
ース領域とエミッタ領域の表面部分の」二に直接メタリ
ゼーションコンタク1〜を伺着形成させることが可能で
ある。 本発明に基づく改良型バイポーラアイソプレーナープロ
セスステップを要約すると以下の如くなる。 1.0 埋め込みコレクタマスク 2.0 分離酸化マスク 3.0 コレクタシンクマスク(ドライマスクシーケン
スのめ) 6.0 ベースマスク又はI〕+マスク(1〜ライマス
クシーケンスのみ) 4.0 窒化膜又は自己整合型1ヘランジスタ(SAT
マスク) 5.0 エミッタマスク又はN+マスク(トライマスク
シーケンスのみ) 従って、本発明の改良したアイソプレーナープロセスに
於いては、7.0コンタクI〜マスクステツプと、3.
0コレクタシンクマスクウエノ1〜マスフ乃至はエツチ
ングシーケンス及び5.0エミノタマスクウエツ1〜マ
スク乃至はエツチングシーケンスをJllli除してい
る。パッシベーション用の窒化膜は、窒化膜を所定個所
に維持したまま実行することが可能な全てのステップを
実際に完了するまで所定位置に維持される。従来のステ
ップを再糸掃成して窒化膜を所定個所に維持することを
可能とするのに最適なプロセスとしており、この窒化膜
はエミッタ領域をイオン注入する前にのみSATマスク
シーケンスを介してエツチングされる。 然し乍ら、複合保設層の一部であるエピタキシャル酸化
1mはこのエミッタ注入ステップに於いても所定位置に
維持されている。総括すると、従来のアイソプレーナー
プロセスと比較して、ウエツ1ヘエッチングシーケンス
の数は6か62へ減少されており、ドライマスクシーケ
ンスの数は5から4に減少されており、一方イオン注入
ステップは2からご3に増加さhており、アニールステ
ップは単一ステップに統合し加熱ステップの数を減少さ
せている。 以上、本発明をバイポーラデバイスの特定例に関して説
明し且つN型及びP型導電型半心体物質及び領域の特定
の場合について説明したが、全ての特徴及び利点を保持
したままN心電型とpi算電電型を逆にすることも可能
である。即ち、以上の説明に於いては、本発明の具体的
実施の態様について詳細に説明したが、本発明はこれら
具体例にのみ1恨定さ九るべきものではなく、本発明の
技術的範囲を逸脱することなしに種々の変形か可能であ
ることは勿論である。
へ延在する酸化半導体物質から成る環状形状をした分6
′1を酸化領域を形成することによってエピタキシャル
島状部を互いに分l+7tt状態とさせる。 本発明の目的を達成する為に、前述した基本構成体の上
に一様に窒化物層乃至はその他の絶縁物6ン)J、・自
1・4セtIJjIす41斗jTJ「6じ(シミーに侵
ン己(!Jr大ジノ(、、、ンノ△−1へすると共に、
分離酸化領域と、エピタキシャル酸化八ツ77層とエピ
タキシャル層とを周囲の汚染物から保護する。本発明の
特徴乃至利点としては、一様な窒化物乃至はその他の絶
縁物質から成る層とエピタキシャル酸化バッファ層とが
結合して木構成体」二に複合保護層を形成するというこ
とである。本発明によれば、この複合保護層が、コレク
タシンクとベース及びエミッタ領域がエピタキシャル島
状部内に導入される工程の主要部分にわたって所定位置
に維持される。更に、複合保護層の少なくとも一部は、
コレクタシンクとベース及びエミッタ領域をエピタキシ
ャル島状部内に心入するプロセスの過程中周囲の汚染物
に対するバリヤとして機能する。従って、コレクタシン
ク領域とベース領域と1.エミッタ領域の夫々の表面位
置にメタリゼーションコンタク1へを何着形成すること
が必要となるまで、エピタキシャルシリコン層の表面は
保護されたままであり露出状態とされることはない。 本発明によれば、選択的にN型領域及びP副領域を導入
することによってエピタキシャル島状flli内に能動
要素及び受動要素を製造するシーケンス乃至手順の全体
をパッジ・\−シ竺ン用の保a Jfflを介して行な
い、且つメタリゼーションコンタク1へを何着形成する
為にニルゲタシンク領域とベース領域とエミッタ領域の
人々の表面個所を露出させるまで選択的に1〜−ブ領域
を導入する過程中この保護層に所定位置に維持させてお
く。即ぢ、本発明によ匙は、このことを達成する為に、
従来のマスクステップを再編成すると共に拡散方法を完
全にイオン沈入方法で115換させている。従って、本
発明によれは、相:続して維持されるパッシベーション
用の保護層を介して実施される完全に統合され旧つ順次
的なイオン汁人プロセスが提供される。 オ\発明のこの点に関する特徴及び利点としては、ウェ
ットマスクステップ及びエツチングステップが最小とさ
れており、アイソプレーナープロセスに必要とされる全
体的なステップ数が減少されているということである。 本発明の別の特徴としでは、メタリゼーションコンタク
トを何着形成するまて、エピタキシャル島状部内に能動
要素及び受動要素を製造する過程中犯積回路構成体が周
囲の汚染物からバッシベー1−されており旧つ保護され
ているということである。 これらの目的を達成する為に、本発明によれは、エピタ
キシャル島状部内にコレクタシンク領域を画定する為に
窒化物層状のパターン内にレジスト物質から成るシンク
注入マスクを形成するステップと、窒化物層とエピタキ
シャル酸化バッファ層とで構成される複合保護層を介し
て第2導電型のイオンビームを照射さぜることによって
前記シンク注入マスク開口を介してイオン注入するステ
ップとを提供している。このイオンビームのエネルギは
エピタキシャル層内のコレクタシンク領域にイオン注入
するように調節されている。窒化物層とエピタキシャル
酸化バッファ層とを所定位置に残存させたままシンク注
入マスクを除去した後に、本発明によれは、エピタキシ
ャル島状部内にベース領域を画定する為に窒化物層状の
パターン内に+、 xノーy l−rWsrft J、
v +h rA; 7− /%! 1テ1:λフ1力t
y 1r? hV l 。 且つ前記複合保護層を介して第1導電型のイオンビーム
を指向させることによってベース注入マスク開口を介し
てイオン注入を行なう。この場合のビームエネルギはベ
ース領域をエピタキシャル層内にイオン注入によって形
成するように調節されている。本発明のこの点に於ける
特徴としては、エミッタ領域をイオン注入する前にベー
ス領域をイオン注入することによってアイソプレーナー
プロセスを更に変形し旧つ涌i11化し7ているという
ごとである。 次いで、窒化物層とエピタキシャル酸化八ツ77層とを
周囲の汚染物に対するバリヤとして所定位置に維持させ
たままベース注入マスクを除去し、互いに相対的に整合
させてコレクタシンク領域とベース領域とエミッタ領域
とを表面位置に画定する為に窒化物層上に自己整合型1
〜ランジスタマスクパターンを形成する。1本発明の改
良型アイソプレーナープロセスに於いては、この時点に
於いてウエッ1へマスク乃至はエツチングステップを維
持しており、自己整合させた1−ランジスタマスクバタ
ーンにおける開口を介して下側に存在する窒化物層をエ
ツチングし、コレクタシンク領域とベース領域とエミッ
タ領域の表面個所に於いて窒化物層を除去する。然し乍
ら、重要なことであるが、複合パッシベーション用保護
層の一部であるエピタキシャル酸化バッファ層は周囲の
汚染物に対するバリヤとして所定位置に維持される。従
って、本発明によれば、ホ1〜レジストから成る自己整
合型1−ランシスタマスタパターンを除去した後に、エ
ツチングによって窒化物層が除去された表面個所に於り
る所定位置にエピタキシャル酸化ハフ2フ 動要素を製造する過程中、複合パッシベーション用保護
層の少なくとも一部か所定位置に維持されている。本発
明の別の側面によれば、窒化物層のエツチングされなか
った残存部は所定位[直に維持されて、後述する如く、
窒化物自己整合型トランジスタマスクとして機能する。 本発明方法に於けるこの後のステップとしては、エピタ
キシャル島状部内にエミッタ領域を画定する為に窒化物
層及びエピタキシャル酸化バッファ層の露出部分の上に
レジスト物質から成るエミッタ注入マスクパターンを形
成し、エピタキシャル酸化バッファ層を介して第2導電
型のイオンビームを指向させることによりエミッタ注入
マスツノ開口を介してイオン注入を行なう。このイオン
ビームのエネルギは、エピタキシャル島状部内に前にイ
オン注入によって形成したベース領域内にエミッタ領域
をイオン注入によって形成すバ:く調ii’i’iさJ
している。ひき続いて形成される注入マスクを介してひ
き続いてイオン注入ステップを行なった後に、単一のア
ニール工程を行なうことによりイオン注入したコレクタ
シンク領域とベース領域とエミッタ領域を同時的にアニ
ールし、従って分nIL酸化領域によって分離されてい
るエピタキシャル島状部と一致する能動要素及び受動要
素から成る実質的にアイソプレーナー即ち同一平面状の
’JS frj回路構成体が形成される。 本発明によれば、その他の多数の付加的な特徴を有する
と共に変形が可能なものである。本発明改良プロセスの
その後のステップとしては、窒化物層の未エッチ部分を
窒化物層自己整合型トランジスタマスクとして使用する
為に所定位置に維持させたままエミッタ注入マスクを除
去する。次のエツチングステップに於いては、窒化物層
自己整合型1〜ランジスタマスクを介してメタライスし
たコンタクトを何着形成する為にコレクタシンクとベー
スとエミッタ表面位置に於いてエピタキシャル層を露出
させている窒化物層自己整合型1〜ランシスタマスクを
介してコレクタシンク領域とベース領域とエミッタ領域
との表面位置に於いてエピタキシャル酸化バッファ層を
エツチングする。本発明の特徴及び利点としては、コレ
クタシンク。 ベース及びエミッタ表面位置に於いてエピタキシャル層
を露出させる場合に、窒化物層自己整合型1−ランジス
タマスクパターンを介して露出さ扛ているエピタキシャ
ル酸化層の露出部分を一度にエツチングすることによっ
て行なうことが可能であるということである。従って、
コンタク1ヘマスクエミツタ領域に加えてコレクタシン
ク領域を画定する開口が形成されているエミッタ注入マ
スクパターンを設けることによって更に効率を上げてい
る。従って、エミッタ注入マスク開口を介してイオン注
入を行なうステップに於いては、第2心電型のイオンビ
ームを照射させることによってエミッタ領域をイオン注
入させると共に、同時的にコレクタシンク領域の表面個
所をオーへードーブさせて表面接触抵抗を減少させてい
る。本発明による別の改良点としては、シンク注入マス
クパターンがコレクタシンク表面位置に加えて分h1を
酸化領域を画定する開口が形成さAしているということ
である。従って、シンク注入マスク開口を介して行なう
イオン注入ステップに於いては、第2J停電型のイオン
ビームを照射することによって、コレクタシンク領域を
イオン注入すると共に、分離酸化領域内に燐イオンをフ
ィールドイオン沈入させて連続的なゲッタリングを行な
うと共に分離酸化領域のパッシベーションを行なう。 て多数の利点及び改良が与えられている。例えば、本発
明によれは集積回路構成体の信頼性が向」二される。分
離酸化層内にフィール1〜イオン注入された燐イオンは
、通常の製造プロセスに於いて酸化物内に発生ずる、例
えは、ナ1−リウ11イオンやポタシウムイオン等の様
な酸化物内の汚染イオンをゲッターすると共にバソシヘ
−1−する。デバイスの−1−側に存在するメタルコン
タクトに正電荷が印加されると、酸化物内の電界中に存
在する僅かな量の汚染す1〜リウムイオン及びポタシウ
ムイオンは酸化物のj底部に移動する。この様に移動す
る汚染イオンが正電荷を担持しているので、下側に存在
するシリコン基板内にはN型キャリヤが誘起される。そ
の結果、J:側に存在する1】型物質は実効的にN型と
なり、」−側に存在する金属コンタク1へと共に寄生M
OS F E T +〜ランジスタを形成する。 従来の製造プロセスによって生産される一部の製品の中
に欠陥性のあるデバイスの占めるパーセン1−のかなり
の部分は、この分1ilft酸化物内に汚染イオンによ
って発生される寄生Mos+〜ランジスタ効果によるも
のである。本発明によ肛ば、フィール1−注入した燐イ
オンか汚染イオンをゲッターし、分離酸化領域をパッシ
ベー1−シ、寄生MO8I−ランジヌタのスレッシュボ
ールド電圧が汚染イオンの移動によって起生されたり過
剰なものとなることが防止され、汚染イオンによって発
生される寄生rvi OS !ヘランジスタフイール1
へ反転効果を実ゲ7的に除去している。従って、欠陥性
のあるデバイスのパーセントは著しく減少され、汚染イ
オンによる寄生Mos+−ランシスタ効果に起因する欠
陥性デバイスの発生率は茗しく減少されている。 本発明の別の特徴によれは、分11i酸化領域イと成長
形成する場合に、分離酸化領域の酸化物が膨6Jiする
ことによりエピタキシャル島状部が8&4jさり。 る事を最小とするように温度及びその他のパラメーター
が選択されている。 本発明の全体的な目的は、能動要素及び受動要素をエピ
タキシへ・ル島状部内に導入する」ユで完全にイオン注
入技術を採用し、イオン注入技術と結合してマスク工程
を再編成すると共に減少させることによって製造プロセ
スを簡単化し、能動要素及び受動要素をエピタキシャル
島状部山に製i告すると共に導入する過程中全構成体上
に複合ノ(ノシベーション保護層の少なくとも一部を所
定位置に維持することによって達成可能であること番士
明Iらかである。 以f、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。 第1図は、例えは、1)型シリコンからなる基板10の
一部を示した断面図であって、N型不純物乃至は1−−
パント物質が導入されて埋込コレクタ領域12が形成さ
れている。基板10の厚さは寸法通りには表しておらず
、勿論、他の要素と比べてもっと大きな物である。埋込
コレクタ領域は、以トに説明する従来の方法に依って導
入されてし)る。第1に、基板全体に渡ってシリコン酸
化層14にm=様に成長形成させる。次いで乾燥マスク
工程を行なって、ポ1−レジスト物質を酸化層」−にス
ピンさせて一様なホ1−レジスト層を形成する。こる光
マスクを介して露光さぜる。ホ1−レシスI一層の露光
部分を現像液で洗い流し、その際に残存するポ1〜レジ
スI〜物質でエツチングマスクを形成する。 この所J胃″トライ(乾燥)マスク″工f子の汐(に、
ウェットマスク工程を行ない、下側に存在する酸化層1
4をエツチングして不純物を導入して埋込コレクタWJ
12を形成する表面位置に於いて基板10を露出させる
。次いで、ホ1−レシストマスクパターンを除去し酸化
層14を第1図に示したパターンで残存させ拡散マスク
として機能させる。 通常、化学的エノチャン1〜を使用して酸化層をエツチ
ングするが、1−ライブラスマエノチを使用することも
可能である。所謂″ウエノ1〜マスク′″ 1′。 程の終了後、拡散マスグ]4内の[;旧−]を介してl
’J型導電導電型物質11(さゼ第1−図に示した如く
埋込コレクタWi12を形成する。J+1込コレクタ領
域12はN+によって表される如く極めて高いレヘルに
ドープされており、埋込コレクタ領域の近傍に層12は
、後述するコレクタ真空領域へ向かってエミッタ領域か
ら抽出された電子を回収すべく機能する。このような埋
込コレクタ領域を設(プることは一般的ではあるが、そ
の他のコレゲタ4it造を使用することも可能である。 りくいで、酸化R114を基板から剥離し、第2図に示
した如く、エピタキシャルWJ15を基板」−に形成V
る。エピタキシャル層15はエピタキシャルCV ri
I型プロセスによって単結晶層の形態で基板」二に堆積
されたN型シリコンで構成されている。 エピタキシャル層と基板とは通常反対導電型に(1?)
成するが、これら両者を同一の導電型物質で構成するこ
ともiiJ能である。エピタキシャル層15の表面を酸
化して二酸化シリコンSi、02からなる薄いエピタキ
シャル酸化層1Gを形成する。エピタキシャル酸化層1
86はアイソプレーナー酸化層を有しており、それは次
に形成される層である窒化FJiJ18に対する応力緩
和特性を与えるものである。エピタキシャル層15ばJ
11結晶層のまま維持されねばならないが、それは窒化
層18によって応力変形を受けたり破壊されたりする可
能性がある。従って、エピタキシャル酸化層16は個の
ような応力を緩和する為のバッファどして機能する。 窒化層J8は、外部の供給源からCV Llによってエ
ピタキシャル酸化バラフッ層]6上に491着形成され
る。このシリコン窒化層はS :iXN、02の化学式
の形態であり、理想的にはSi、N、て構成されるもの
である。このシリコン窒化/:’J lj、本明細書に
おいては、窒化R’t i 8として呼称する。 エピタキシャル島状部を形成する乙に、窒化マスク工程
を行なうが、ドライマスクシーケンスとウエソ1〜マス
クシーケンスの両刃製包含している。 最初に、窒化J1?1状にホ1−レシストA’jをスピ
ン形成し、光マスクを介して露光し分Hi、’ji酸化
領呟の表面位1tを決定する。使用するyl; l−レ
ジスト物質がポジティブ型であるかネガティブ型である
かによりホトレジスト層の露光部分又は未S7A光部分
のいづれかが洗い流さh、残存するポ1〜レジストマス
クによってエツチングマスクが形成される。ドライマス
クシーケンスに続いてウエッ1〜マスクシーケンスを行
なうが、3つのエツチングステップを包含しており、そ
れらばウエツ1〜化学的エッチ乃至はトライプラズマエ
ッチとすることが可能である。 最初のエッチステップにおいては、窒化シリコン選択的
エラチャン1−を使用してホ1−レジストマスクを介し
窒化層」8をエツチングし、次いでホ1−レジストマス
クを除去する。次いで、窒化W118をエツチングマス
クとして使用して酸化物エッチによって下側に存在する
エピタキシャル酸化層16をエツチングする。最後に、
N型シリコンのエピタキシャル層]5をシリコンエツチ
ングステップに於いて埋込層12の両側における位置2
0においてエツチングし、窒化シリコンWj18及び二
酸化シリコン層16の夫夫のエツチングされなかった部
分に依って形成される帽子乃至はカバーを有するエピタ
キシャル島状部(メサ部乃至は台座部)25を形成する
。この場合のシリコンエッチはエピタキシャル層15の
約半分の深さまで行なう。 +衣nli M 1 ガト1rウ ノnul+−) す
t 1.f マ θ)S/ I+ 1 ”/ 工 1、
Jチンゲステップを従来の深さよりも多少深い深さにな
るまで行ない、従来の温度である1、000℃よりも多
少高い温度、例えば、1..050℃乃至1.100’
(″。 の範囲内の温度に於いて分離酸化物空間20内に酸化物
を成長形成させる。多少高い温度範囲においてシリコン
を酸化することにより、エピタキシャル島状部25上の
分離用酸化物の破壊効果を最小とするか又は全く除去す
ることが可能である。 分離用酸化物を成長形成する前に、基板10の上表面及
び分離酸化物空間20の下側に存在するエピタキシャル
層」5の」−表面内にY)型不純物乃至はドーパン1〜
物質を拡散させる。、l、ij仮10及び分離酸化物領
域の下側に存在するエピタキシへ・ル層15の夫々の表
面位置10a及びJ、 5 a内にI〕導電型物質を導
入することにより、後述する如く、燐イオンのフィール
1−札入による分離酸化物内のイオン汚染物がゲッター
されると共に、隣接ずろエピタキシャル島状部との間の
寄生M OS l−ランジスタ効果の問題を実質的に除
去することにより集積回路構成体の信頼性を確保するこ
とを可能としている。表面区域10a及び15a内に導
入された、例えば、ボロンからなるP型注入物乃至は拡
散は、隣接する島状部間にチャンネルヌトップを提供し
ている。ボロンからなるこのP型拡散は丁)乃至はP+
レヘルにまて行なうことが可能であり、又イオン注入か
拡散の何れかによって導入させることが可能である。 表面チャンネルストップを形成する準備をした後に、分
離酸化領域乃至は空間20内に分離酸化膜22を成長形
成させ、環状形状をした分離酸化領域によってエピタキ
シャル島状部25を互いに分子41iさせる。酸化を行
ない分離酸化物を成長する過程に於いて、分離酸化領域
の近傍に於けるエピタキシャルJn I 5は完全にン
肖費され、捉って分音1を酸化ql+分はエピタキシャ
ル層を完全に貫通してエピタキシャル層15と基板10
との間の分離接合へ到達する。分gl[酸化領域内のシ
リコンから成長されるシリコン酸化物は、通常、元のシ
リコンの体積の略2倍の体積を占有し、従って領域20
内の分離用酸化物22とエピタキシャル島状部25とは
実質的にアイソプレーナー即ち同一平面状である。分離
用酸化物の成長過程中、エピタキシャル島状部25の両
側に烏の頭部2.2 aと鳥のくちばし部16aが形成
される。 次いで、元の窒化層18の残存部分を隼精回路構成体の
表面から剥離し、第5図に示した如く、新たな窒化シリ
コンM28を本構成体の上に一様に成長形成させる。従
来の方法による場合には、窒化シリコン層28を再形成
する代りに、構成体−ヒに厚い酸化層を形成し、次いて
1−ライマスクシーケンス及びウエソ1−マスクシーケ
ンスを行すって後述する如きコレクタシンク領域を導入
させる。 一方、本発明による場合には、構成体全体に新たな一様
な窒化に’)2Bを形成し、それはエピタキシャル酸化
層16と共に即積回路邪1成俸全体にi)σっでの複合
パンシベーション保護層を形成する。本発明によれば、
別の酸化層を成長させる必要がなく−且つ酸化層をエツ
チングしたり成長させたりする別のステップは排除され
ている。後述する如く、本発明によれば、エピタキシャ
ル島状部25内に能動要素及び受動要素を製造する為に
イオン注入技術がアイソプレーナープロセス内に完全に
組込まれている。窒化物はその下側に存在する全ての要
素、例えばエピタキシャル酸化N162分離酸化膜22
及びエピタキシャルシリコン15などに対し有効な保謀
層として機能する。窒化層28は周囲の汚染物及び構成
体内のイオンが蓄積されることを防止し、ウェハをバソ
シベ−1〜する。 この為に、第4図に示した如く、酸化を完Yし分離酸化
膜22を成長させた後に、第5図に示した如く、直くに
新たな窒化層28を形成する。一方、従来のプロセスに
於いては、エピタキシャル層及びその他の下側に存在す
る要素が部分的に周囲の汚染物に露呈されることのある
最大6個のステップの長い期間が存在する。本発明に基
づく改良されたアイツブ1ノーナープロセスに於いては
、エピタキシャル層と、エピタキシャル酸化層と、分離
酸化膜とを有するウェハを直接的にパソシベー1へする
。 かいて バソシベーシゴン用の窒化シリコン層28どエ
ピタキシャル酸化層16とを所定位置に維持したままこ
れらの層28及び」6を介してイオン注入を行ないコレ
クタシンク領域30を形成する。これは、N導電型の不
純物乃至は1−一パン1〜物質からなる例えば燐からな
るイオンビー11をこれらの夫々の層を介して照射させ
てイオンt」:人を行なうことによって達成する。この
イオンビームは従来の手法及び装置によって発生される
ものであり、燐原子から電子を剥き取り、加速電界を印
加し、且つプレート乃至はマグネノ1へによって燐イオ
ンビームを合焦させる。イオン注入装置の質量分析器効
果によって、集積回路構成体内の選択箇所にイオン注入
する為の炉イオンビー11か取11′、される。このイ
オンビームは、N型エピタキシャル層」5を純粋な隣で
イオン注入しコレクタシンク領域30内にN十乃至はN
子午注入領域をJjえる為に窒化層28及びエピタキシ
ャル酸化層」6を通過するのに十分なエネルギを有する
様に発生される。 選択的イオン注入はドライマスクシーケンスのみを使用
することによって達成される。即ぢ、ホ1へ1ノジス1
一層35を窒化層28」二にスピン形成させ、光マスク
パターンを介して露光させる。尚、本発明による場合に
屹この光マスクパターンにより、コレクタシンク領域3
0のみならず分離酸化領域20及び分離酸化膜22が開
口を介して画定される。使用するホ1−レジスト物質が
ポジティブ型であるかネガティブ型であるかによりボ1
〜レシストの露光部分または未露光部分を洗い流すこと
によりホ1〜レシストH35が形成され、それはコレク
タシンク領域30をイオン注入する為のみならず分離酸
化領域内に燐イオンをフィールド注入する為の注入マス
クとして機能する。コレクタシンク領域内にN十ノート
のキャリアを得る為にN型キャリアの淡イオンビー11
をイオン注入すると同時に分離酸化膜の連続的なゲッタ
リングを行なうために燐イオンをフィールド注入する為
の典型的なイオンビームエネルギは、例え、ば、118
0KQVである。このようなビームエネルギを使用する
ことにより、パッシベーション用の窒化層28とエピタ
キシャル酸化層16とを通過してエピタキシャル層15
内にコレクタシンク領域をイオン注入によって形成する
ことが可能である。従って、本発明方法によれは、コレ
クタシンク領域のイオン注入と分離酸化膜パッシベーシ
ョン用のフィールドイオン注入とを同時に行なうことが
可能である。勿論、コレクタシンク領域のイオン注入と
を順次行なうことも0■能である。然し乍ら、N型キャ
リヤか燐である場合には、本発明に於いては、同時的な
イオン注入を行なう。この燐イオンビームはコレクタシ
ンク領域に加えて分M M化領J!!1:の表面箇所を
スキャンする。本発明によIt、は、このことを同時的
に行なうことかiif能である。何11夕ならば、パッ
シベーション用の燐イオン注入物は爾後の酸化エッチに
おいてエツチング除去されることがないからであり、後
述の記載から一層良く理解される如く、この様なエツチ
ングステノブの全てはMI:除されているからである。 従って、酸化領域内に進入する全ての?’i染物は、デ
バイス性能に何等変動を15えることなしに、ゲッタリ
ング用イオンによって化学的に抑制される。従って、デ
バイス性能は不変のままであり、更に、コレクタシンク
のイオン注入と同時的なフィールドイオン注入のステッ
プの過程中、パッシベーション用窒化層28は周囲の汚
染物に対するバリヤとして所定位置に存在している。 窒化シリコン層28とエピタキシャル酸化層」6とを残
存させたまま、シンタ注入ホ1−レジストマスク35を
除去する。次いで、窒化層28上に新たなホ1−レジス
ト層をスピン形成し、光マスクを介して露光させ、次い
で使用しているホ1ヘレジスト物質がポジティブ型であ
るかネガティブ型であるかによって露光部分又は未露光
部分を現像剤によって洗い流し、第6図に示した如く、
ベース領域をイオン注入によって形成する為のホ1へ1
ノジス1へマスクパターン36を残存させる。従って、
ホ1へレジスタマスクパターン36は、ボロンイオンビ
ーム等の用な■〕導電型の不純物からなるイオンビーム
てあって、窒化[28とエピタキシャル酸化層16と後
透過しエピタキシャル島状部25のエピタキシャル層1
5内にP型ベース領域40を形成させるのに十分なエネ
ルギを有するイオンビームをポトレジストマスク内の開
L1を介して照射することによりベース領域40をイオ
ンビームによって形成する際の注入マスクとして機能す
る。 従来のアイソプレーナープロセスと異なり、/\−ス領
域40はエミッタ領域かエピタキシャル、(+。 状部内に導入される前にイオン注入によって形成さオし
る。この事により多数の利点か11tられる3、第1に
、ベース領域をイオン注入することにより保護層を所定
位置に維持することを可能とする。第2に、第6図に示
した如くベース40にイオン注入することにより、一様
な厚さを有し平坦な形状を有するベース領域か得らAし
る。第3に、イオン注入技術によって一1jえられる不
純物の4人に関する制御性が大きいので、横方向拡散が
殆と無く、ベース領域40とシンク領域30とは離隔さ
れたままであり非隣接状態のままである。この場合のポ
ロンのイオン注入を、例えば、80 K e Vのエネ
ルギで実施することが可能である。更に、エミツタを形
成する前にベースをイオン注入によって形成するので、
後に第7図に関し説明する如く。 エミッタ領域の下限とベース領域の下限との間に適宜の
ベース幅乃至は間隙を維持する事が可能である。この」
1は第6A図に示した従来のスタンダー1〜なプロセス
と対比される点であり、第6A図に示した場合には、ベ
ースを形成する前に、エピタキシャル酸化層」−」6と
ホ1〜レジストマスク層138及び窒化M128内の開
口を介してエミッタ150が最初に形成される。次いで
、第6B図に示した如く、ホトレジス1へマスク層」3
6と窒化層128内の開口を介してベース140が形成
される。この場合には、窒化層128の開口部分におい
てはイオン注入に対する停止能力か低fしているので、
これらの開(二1部分の下側におけるベース形状は隣接
部分よりも−J!深く形成されている。このようにベー
ス140の深さ乃至は形状が不均一であるということと
エミッタ150の横方向拡散とが結合されて、エミッタ
領域150の下限と点145におけるベース領域14.
0の下限との間の幅乃至は間隔は狭いものとなる。この
狭い間隔はエミッタの端部に高電界領域を発生させ、従
って″漏れ性″1〜ランジスタを形成することとなる。 本発明方法によれば、ベース幅及び形状か不均一になる
という問題を除去するたけてなく、パッシベーション用
窒化層28とエピタキシャル酸化層16の両方から構成
される複合保護層を所定位置に維持したままベース領域
をイオン注入によって形成することが可能である。 次いで、窒化層28をそのまま維持したままでホトレジ
ストベース注入マスク36を除去する。 次いで、窒化層28上に新たなホ1〜レジス1一層をス
ピン形成すると共に、そのホトレシスh EVを自己整
合型トランジスタマスクパターンにi・露光さぜる。ホ
1〜レジス1一層を現像し、その露光部分又は未露光部
分が使用するポ1−レジスト物り′rがポジティブ型で
あるか又はネカティブ型であるかということによって洗
い流され、下側に存在する窒化層をエツチングする為の
自己整合型1ヘランジスタ(SAT ’)マスクパター
ンが残存される。このような自己整合整合型1−ランジ
スタマスクパターンばFarre〕、]等の米国特許第
4.1.99,380号及びKo等の米国特許出願節3
40,395号に開示されている。ホ1ヘレジストS
A Tエツチングマスクパターンを形成した後に、本発
明による改良型アイソプレーナープロセスに於いては最
初に窒化層28をエツチングする。従って、この窒化層
エッチ」工程の前に、窒化M2Bを残したまま行なうこ
との可能な全てのステップは完了されている。ホトレジ
ストSATマスクパターンを介して窒化層28をエツチ
ングすることにより、第7図に示した窒化層パターン2
8が形成される。重要なことであるが、窒化層28のみ
がエツチングされ下側に存在するエピタキシャル酸化層
16はエツチングさ4しない。第7図に示した如く、コ
レクタシンク領域とベース領域とエミッタ領域の表面位
置に於いて窒化層28内にエツチング形成された開口を
介してエピタキシャル酸化層16が露出されている。窒
化層28とエピタキシャル酸化PJ16とを複合保護層
として考えているので、エピタキシャル島状部に対する
保護バリヤとしてエピタキシャル酸化層16を所定位置
に維持したままエミッタイオン注入ステップを行なうの
に必要とされる複合層の一部のみをエツチングによって
除去する。 窒化物エッチの完了後、ホ1〜レジストS A ’rマ
スクパターンを除去し、エミッタ注入シーケンスを行な
う準備としてエツチングした窒化層28の上に新たにホ
トレジスト層をスピン形成する。この新たなホトレジス
ト層を光マスクパターンを介して露光し、且つそのホ1
〜レジストの露光部分又は未露光部分を現像すると共に
洗い流し、第7図に示した如く、ホトレジストエミッタ
領域注入マスクパターン38を残存させる。本発明によ
れば、ホトレジス1へマスクパターン38内に形成した
開りは、エミッタ領域50内に選択的不純物を注入する
ことを可能とするだけでなく、コレクタシンク領域にお
ける表面接触抵抗を減少させる為にコレクタシンク領域
30の表面部分31をオーバードープすることを可能と
する。 このエミッタ注入工程は、例えば、N型導電型不純物を
第7図に於いてN++によって表わされる様に一層高い
キャリヤ濃度とするようにイオン注入を行なうものであ
る。このような一層高い濃度で一層高い導電性のイオン
注入は、砒素イオンのようなN型導電型のイオン不純物
から成るイオンビームをエピタキシャル酸化層16を介
して照射し且つエピタキシャル層内に導入させてエミッ
タ領域50をイオン注入すると共にオーバードープした
コレクタシンク表面部分3]−をイオン注入すべくイオ
ンビームを照射することによって行ない、これらは全て
第7図に示しである。通常、エミッタ領域及びコレクタ
シンク領域の表面部分に砒素イオンをイオン注入する為
のイオンヒームエネルギは1. OOK e Vのオー
ダーである。公知の如く、例えばアイソプレーナー製造
プロセスの過程中に於ける種々の加熱ステップの結果、
第5図乃至第7図に順次示した如く、コレクタシンク領
域30が次第に内側へ進行乃至は拡散し、遂にコレクタ
シンク領域30は埋設コレクタ12と接触する。窒化層
28の部分28aは、コレクタシンク領域30とベース
領域40とを分離させておく為にN型導電型のイオンビ
ームに対するへリヤとして機能する。本発明に基づき、
エピタキシャル酸化W116を介してエミッタ領域をイ
オン注入すると共にコレクタシンク領域の表面部分をオ
ーバードープすることによって、従来のアイソプレーナ
ープロセスに於いて必要とされていたエツチング及びマ
スクステップが更に不用となる。 次いで、ホ1〜レジストエミッタ江入マスクパターン3
8を除去し、次いで、コレクタシンク領域、ベース領域
及びエミッタ領域に対する全てのイオン注入物を同時的
に単一のステップに於いてアニールし、コレクタシンク
領域30及びエミッタ領域50に於ける注入物を第7図
に示した適宜所望の深さへドライブする。従って、本発
明は、従来のプロセスにおける別々のアニール工程を全
てのイオン注入を完了した後の単一のステップに統合さ
せている。このようにアニール工程の繰り返しを除去す
ることによって製造方法を簡単化している。 本発明による改良したアイソプレーナープロセスの最終
ステップは、第8図に示した如く、窒化層28内にエツ
チング形成された開口を介して露出されているエピタキ
シャル酸化[16の露出部分を一度にエツチング除去す
ることである。コレクタシンク領域とベース領域とエミ
ッタ領域の表面部分の」二に存在するエピタキシャル酸
化層16の部分を選択的にエツチング除去する為にその
ほかのマスク工程が必要とされることはない。従来の方
法に於いてはアンターカッティングを防止する為に酸化
層をエツチングする場合に拡散領域を保護する為に別の
コンタクトマスクステップが必要であるが、本発明に於
いては、窒化WJ28内の開口を介して行なうプランケ
ラ1〜エツチングステツプが必要とされるのみであり、
窒化層28はエピタキシャル酸化層16の露出部分をエ
ツチング除去する為の窒化層SATマスクとして実効的
に機能する。そのほかのマスキングを使用せず、且つエ
ツチングした窒化層28をメタリゼーション二1ソ々ツ
ノ1−のt託オR的イ寸碧を才子なう為、の寥々り的マ
スクとじて使用することによりコレクタシンク領域とベ
ース領域とエミッタ領域の表面部分の」二に直接メタリ
ゼーションコンタク1〜を伺着形成させることが可能で
ある。 本発明に基づく改良型バイポーラアイソプレーナープロ
セスステップを要約すると以下の如くなる。 1.0 埋め込みコレクタマスク 2.0 分離酸化マスク 3.0 コレクタシンクマスク(ドライマスクシーケン
スのめ) 6.0 ベースマスク又はI〕+マスク(1〜ライマス
クシーケンスのみ) 4.0 窒化膜又は自己整合型1ヘランジスタ(SAT
マスク) 5.0 エミッタマスク又はN+マスク(トライマスク
シーケンスのみ) 従って、本発明の改良したアイソプレーナープロセスに
於いては、7.0コンタクI〜マスクステツプと、3.
0コレクタシンクマスクウエノ1〜マスフ乃至はエツチ
ングシーケンス及び5.0エミノタマスクウエツ1〜マ
スク乃至はエツチングシーケンスをJllli除してい
る。パッシベーション用の窒化膜は、窒化膜を所定個所
に維持したまま実行することが可能な全てのステップを
実際に完了するまで所定位置に維持される。従来のステ
ップを再糸掃成して窒化膜を所定個所に維持することを
可能とするのに最適なプロセスとしており、この窒化膜
はエミッタ領域をイオン注入する前にのみSATマスク
シーケンスを介してエツチングされる。 然し乍ら、複合保設層の一部であるエピタキシャル酸化
1mはこのエミッタ注入ステップに於いても所定位置に
維持されている。総括すると、従来のアイソプレーナー
プロセスと比較して、ウエツ1ヘエッチングシーケンス
の数は6か62へ減少されており、ドライマスクシーケ
ンスの数は5から4に減少されており、一方イオン注入
ステップは2からご3に増加さhており、アニールステ
ップは単一ステップに統合し加熱ステップの数を減少さ
せている。 以上、本発明をバイポーラデバイスの特定例に関して説
明し且つN型及びP型導電型半心体物質及び領域の特定
の場合について説明したが、全ての特徴及び利点を保持
したままN心電型とpi算電電型を逆にすることも可能
である。即ち、以上の説明に於いては、本発明の具体的
実施の態様について詳細に説明したが、本発明はこれら
具体例にのみ1恨定さ九るべきものではなく、本発明の
技術的範囲を逸脱することなしに種々の変形か可能であ
ることは勿論である。
第」図は後にエピタキシャル島状部か形成されるべき位
置を示すと共に基板内に形成した埋込コレクタ層を示し
た集積回路構成体の一部を示した断面図、第2図はエピ
タキシャル層とエピタキシャル酸化層と窒化層とを形成
した後の状態を示した集積回路構成体の断面図、第23
図はエピタキシャル酸化状部を形成した後の状態を示し
た集積回路構成体の断面図、第4図は分離酸化領域を形
成した後の状態を示した集積回路構成体の断面図、第5
図はコレクタシンク領域をイオン注入すると共に分n1
を酸化領域を同時的にライールドイオン注入する状態を
示した集積回路構成体の断面図、第6図はベース領域を
イオン注入する状態を示した集積回路構成体の断面図、
第6A図及び第613図はエミッタ領域とベース領域と
を導入する従来のプロセスを示した各1ノを面図、第7
図はエミッタ領域のイオン注入と同時的に表面接触抵抗
を最小のものとするろにコ1ノタタシンク表面部分をオ
ーバードープする状態を示した集積回路構成体の断面図
、第8図はコレクタシンク領域とベース領域とエミッタ
領域との表面部分にメタリゼーシ竺ンコンタク1−を(
=J着させる準備としてエツチングした後の状態を示し
た床積回路構成体の断面図、である。 (符号の説明) 10:基板 15:エピタキシャル層 16:エピタキシャル酸化層 1Q−空ノ1−口 25:エピタキシャル島状部 28二窒化シリコン層 30:コレクタシンク領域 40:ベース領域 50:エミッタ領域 特許出願人 フェアチアイルド カメラアンド インス
lヘルメン1〜 コーポレーション 図面の浄書(内容に変更なし) FIG、 1 FIG、 3 FIG、 5 FIG、6 FIG、6A FIG、68 手続ネN’31E甲を 昭和59年9月11 日 特許庁長官 志 賀 学 殿 1、事件の表示 昭和59年 特 許 願 第1380
44号2、発明の名称 保護層を介しての注入によるウ
ェハの製造3、補正をする者 事イ11との関係 特a′1出願人 4、代理人 5、補正命令の日刊 自 発 6、補正により増加する発明の数 な し7、補正の対
象 図 面(内容に変更なし)′ □1 .50.ず1
置を示すと共に基板内に形成した埋込コレクタ層を示し
た集積回路構成体の一部を示した断面図、第2図はエピ
タキシャル層とエピタキシャル酸化層と窒化層とを形成
した後の状態を示した集積回路構成体の断面図、第23
図はエピタキシャル酸化状部を形成した後の状態を示し
た集積回路構成体の断面図、第4図は分離酸化領域を形
成した後の状態を示した集積回路構成体の断面図、第5
図はコレクタシンク領域をイオン注入すると共に分n1
を酸化領域を同時的にライールドイオン注入する状態を
示した集積回路構成体の断面図、第6図はベース領域を
イオン注入する状態を示した集積回路構成体の断面図、
第6A図及び第613図はエミッタ領域とベース領域と
を導入する従来のプロセスを示した各1ノを面図、第7
図はエミッタ領域のイオン注入と同時的に表面接触抵抗
を最小のものとするろにコ1ノタタシンク表面部分をオ
ーバードープする状態を示した集積回路構成体の断面図
、第8図はコレクタシンク領域とベース領域とエミッタ
領域との表面部分にメタリゼーシ竺ンコンタク1−を(
=J着させる準備としてエツチングした後の状態を示し
た床積回路構成体の断面図、である。 (符号の説明) 10:基板 15:エピタキシャル層 16:エピタキシャル酸化層 1Q−空ノ1−口 25:エピタキシャル島状部 28二窒化シリコン層 30:コレクタシンク領域 40:ベース領域 50:エミッタ領域 特許出願人 フェアチアイルド カメラアンド インス
lヘルメン1〜 コーポレーション 図面の浄書(内容に変更なし) FIG、 1 FIG、 3 FIG、 5 FIG、6 FIG、6A FIG、68 手続ネN’31E甲を 昭和59年9月11 日 特許庁長官 志 賀 学 殿 1、事件の表示 昭和59年 特 許 願 第1380
44号2、発明の名称 保護層を介しての注入によるウ
ェハの製造3、補正をする者 事イ11との関係 特a′1出願人 4、代理人 5、補正命令の日刊 自 発 6、補正により増加する発明の数 な し7、補正の対
象 図 面(内容に変更なし)′ □1 .50.ず1
Claims (1)
- 【特許請求の範囲】 ■、第1導電型の半導体物質からなる基板上に実質的に
同一平面状のバイポーラ集積回路構成体を製造する方法
であって、前記基板上に半導体物質からなるエピタキシ
ャル層を付着形成して前記構成体を介して前記エピタキ
シャル層と基板との間に横方向に延在する分離接合を形
成し、前記エピタキシャル層」二に薄いエピタキシャル
酸化バッファ層を形成し、前記構成体を能動及び受動要
素を形成すべき複数個のエピタキシャル島状部に分割し
、前記エピタキシャル層を貫通して前記分離接合に延在
させ酸化半導体物質からなる環状形状をした分離酸化領
域を形成することによって前記エピタキシャル島状部を
互いに分離させて前記基板を処理する製造方法において
、前記構成体上に一様な窒化層を(=J着影形成て前記
構成体をパッシベ−I−すると共に前記分離酸化領域と
エピタキシャル酸化バッファ層とエピタキシャル層とを
汚染物質から保護し、前記窒化層とエピタキシャル酸化
バッファ層を介してコレクタシンク領域表面箇所の前記
エピタキシャル層内に第2導電型のイオンビームを選択
的に照射させて前記エピタキシャル島状部内にコレクタ
シンク領域をイオン注入ニヨって形成し、前記窒化層と
エピタキシャル酸化バッファ層とを周囲の汚染物質に対
するバリヤとしてそのまま維持し、エミッタ領域をイオ
ン注入によって形成する前に前記窒化層とエピタキシャ
ル酸化バッファ層を介してベース領域表面箇所の前記エ
ピタキシャル層内に第1導電型のイオンビームを選択的
に照射させて前記エピタキシャル島状部内にベース領域
をイオン注入によって形成し、前記窒化層とエピタキシ
ャル酸化バッファJ、+yjとを周囲の汚染物質に対す
るバリヤとしてそのまま維持し、自己整合型1〜ランジ
スタマスクパターン内の開l」を介して前記エピタキシ
ャル島状部」−に互いに自己整合させてコレクタシンク
領域とベース領域とエミッタ領域の表面位置を画定する
為に前記窒化層」二に自己整合型トランジスタマスクパ
ターンを形成し、前記自己整合型トランジスタマスクパ
ターン内の開口を介して下側に存在する前記窒化層をエ
ツチングし且つ前記エピタキシャル酸化バッファ層を周
囲の汚染物質に対するバリヤとしてそのまま維持しなが
ら前記コレクタシンク領域とベース領域とエミッタ領域
の表面位置において前記窒化層を除去し、前記自己整合
型1〜ランジスタマスクパターンを除去するとJ(に前
記窒化層の未エッチ残部をそのまま残存させ七つ前記窒
化層がエツチングによって除去された表面位1δにおい
て前記エピタキシャル酸化ハラ2フ層をそのまま維持し
、前記エピタキシャル酸化バッファ層を介して前記エピ
タキシャル層内に第2導電型のイオンビームを選択的に
照射させて前記エピタキシャル島状部内し3前[こイオ
ン注入FXよって形成されたベース領域内にエミッタ領
域をイオン注入によって形成し、前記イオン注入によっ
て形成されたシンク領域とベース領域とエミッタ領域と
を同時的にアニールして前記分離酸化領域によって分離
されているエピタキシャル島状部内に能動及び受動要素
を有する実質的に同一平面状の集積回路構成体を提供す
ることを特徴とする方法。 2、特許請求の範囲第1項において、前記窒化層を自己
整合型1−ランジスタマスクとして使用して前記窒化層
内の開口によって画定されるコレクタシンク領域とベー
ス領域とエミッタ領域の表面位置において前記エピタキ
シャル酸化)1ソファ層をエツチングして前記採積回路
()“11成体のエピタキシャル島状部上のコレクタシ
ンク領域とへ一フ、領域とエミッタ領域の表面位置にお
いて前記エピタキシャルMk露出させることを特徴とす
る方法。 3、特許請求の範囲第2項において、前記窒化層自己整
合型1〜ランジスタマスクを介して+’t′lJ記コレ
クタシンク領域とベース領域とエミッタ領域のエッチさ
れ露出された表面位置にメタライズしたコンタクトを4
1着形成させてコンメタ1〜マスク工程を排除したこと
を特徴とする方法。 4、特R′1・請求の範囲第1項において、エミッタ領
域をイオン注入すると共に前記コレクタシンク領域内に
第2導電型のイオンビームを再度照射させて前記コレク
タシンク領域の表面箇所をオーバートープさせて表面接
触抵抗を減少させることを特徴とする方法。 5、特許請求の範囲第1項において、連続的なゲッタリ
ング及び分離酸化領域のバソシベーンヨンを行なう為に
前記分1jlL酸化領域内に燐イオンビームを選択的に
照射させてフィールドイオン注入を行なうことを特徴と
する方法。 6、特許請求の範囲第1項において、前記分離酸化領域
kL050℃乃至1,100″CのIf適温度範囲内で
形成し、その酸化半導体物質の粘性を実質的に減少させ
ると共にエピタキシャル島状部の破壊を利除させたこと
を特徴とする方法。 7、特許請求の範囲第1項において、前記分1tfft
酸化領域内に鱗のゲッタリングイオンをフィールドイオ
ン注入することを特徴とする方法。 8、実質的に同一平面状のバイポーラ集積回路構成体内
に要素を製造する方法であって、前記搭hすIk 4+
〜笛1道蕾バ→Jの?に道!末物質か^か/、其↓舒ン
前記基板内に形成された第2導電型のドーバン1−物質
からなる少なくとも1個の埋込領域と、前記基板と埋込
領域上に付着形成された半導体物質からなるエピタキシ
ャル層で前記基板との間に前記構成体を横方向に延在す
る分離接合を形成するエピタキシャル層と、前記エピタ
キシャル層−1−に形成された薄いエピタキシャル酸化
バッファ層とを有しており、前記構成体が前記要素を形
成すべき複数個のエピタキシャル島状部に分割されてお
り、前記エピタキシャル島状部は前記分離接合へ前記エ
ピタキシャル層を介して延在し酸化半導体物質からなる
環状形状をした分離酸化領域によって互いに分離されて
いる111f記構成体内に要素を製j告する方法におい
て、前記構成体」−に一様な窒化層を付着形成して前記
構成体をパッシヘ−1−すると共に前記分離酸化領域と
エピタキシャル酸化バッファ層とエピタキシャル層を汚
染物質から保護し、シンク注入マスク内に形成した開]
コを介して前記エピタキシャル島状部内にコレクタシン
ク領域を画定する為のパターンにレジスト物質からなる
シンク注入マスクを前記窒化層上に形成し、前記エピタ
キシャル島状部内にコレクタシンク領域をイオン注入さ
せる為に前記窒化層とエピタキシャル酸化バッファ層を
介して第2導電型のイオンビームを前記エピタキシャル
層内に照射させることによって前記シンク注入マスク開
口を介1.てイオン注入を行ない、前記シンク注入マス
クを除去すると共に前記窒化層とエピタキシャル酸化バ
ッファ層とを周囲の汚染物質に対するバリヤとしてその
まま維持し、前記ベース注入マスク内に形成されている
開1コを介して前記エピタキシャル島状部内にベース領
域を画定する為のパターン状にレジスト物質からなるベ
ース注入マスクを前記窒化層−Lに形成し、エミッタ領
域をイオン注入する前にへ一ス領域をイオン注入する為
に前記窒化層とエピタキシャル酸化バッファ層を介して
第」導電型のイオンビームを前記エピタキシャル層内に
照射させることによって前記ベース注入マスク開口を介
してイオン注入を行ない、前記ベース注入マスクを除去
すると共に前記窒化層とエピタキシャル酸化バッファ層
を周囲の汚染物質に対するバリヤとしてそのまま維持し
、自己整合型1−ランジスタマスクパターン内の開1」
を介して互いに自己整合さぜたコレクタシンク領域とベ
ース領域とエミッタ領域の表面位置を画定する為に前記
窒化層−」二に自己整合型l−ランジスタマスクパター
ンな形成し、前記自己整合型トランジスタマスタパター
ン内の開]1を介して下側に存在する前記窒化層をエツ
チングすると共に1jII記工ピタキシヤル酸化バツフ
ア層を周囲の汚染物質に対するバリヤとしてそのままの
位置に維持しながら前記コレクタシンク領域とベース領
域とエミッタ領域の表面位置において前記窒化層を除去
し、前記自己整合型1−ランジスタマスグパターンを除
去すると共に前記窒化層の未エッチ残部をそのままの位
置に残存させ且つ1);j配室化層がエツチングによっ
て除去された表面位置に前記エピタキシャル酸化バッフ
ァ層をそのまま維持し、エミッタ注入マスク内の開口を
介して前記エピタキシャル島状部内にエミッタ領域を画
定する為に前記窒化層及びエピタキシャル酸化バッファ
層の露出部分の上tこレジスト物質からなるエミッタ注
入マスクパターンを形成し、前記エピタキシャル島状部
内に前にイオン注入したベース領域内にエミッタ領域を
イオン注入する為に前記エピタキシャル酸化バッファ層
を介して第2導電型のイオンビームを前記エピタキシャ
ル層内に照射させることにより前記エミッタ注入マスク
開口を介してイオン注入を行ない、前記イオン注入した
コレクタシンク領域とベース領域とエミッタ領域を同時
にアニールして前記分離酸化領域によって分層さIして
いるエピタキシャル島状部に対応する要素を有する実質
的に同一平面状の集積回路構成体を提供することを特徴
とする方法。 9、 特許請求の範囲第8項におい”C1前記窒化層を
窒化層自己Iλ合梨型1−ランシスタマスクして使用す
る為に前記窒化層の未エッチ811分をそのまま維持し
ながら前記エミッタ注入マスクを除去し、前記窒化層自
己整合型1−ランジスタマスク内の開[口によって画定
されるコレクタシンク領j或とベース領域とエミッタ領
域の表面位置において前記エピタキシャル酸化バッファ
層をエツチングしてその際にその後のマスク工程を排除
すると共に前記集積回路構成体のエピタキシャル島状部
上のコレクタシンク領域とベース領域とエミッタ領域の
表面位置において前記エピタキシャル層を露出させるこ
とを特徴とする方法。 ]0.特許請求の範囲第9項において、I)汀記エノチ
ング工程が前記窒化層自己整合型1〜ランジスタマスク
を介して酸化半導体物質を一度tこ工、ノチングするも
のであることを特徴とする方法。 Jl、特許請求の範囲第9項において、前Jξシ窄化層
自己整合型トランジスタマスクを介して前記コレクタシ
ンク領域とベース領J或とエミッタ領jλ+。 のエツチングされ露出された表面箇所にメタライズした
コンタク1−を何着形成させその際にコンタク1〜マス
ク工程を排除していることを特徴どする方法。 12、特許請求の範囲第8項において、前記エミッタ注
入マスクパターンにもコレクタシンク領域を画定する開
口が形成されており、前記エミッタ注入マスク開口を介
してのイオン注入が第2導電型のイオンビームを照射さ
せエミッタ領域をイオン注入すると共に前記コレクタシ
ンク領域の表面箇所をオーバードープさせて表面接触抵
抗を減少させることを特徴とする方法。 13、特許請求の範囲第8項において、前記シンク注入
マスクも分離酸化領域を画定する開口が形成されており
、前記シンク注入マスク開口を介してのイオン注入が第
2導電型のイオンビーl\を照射することによってコレ
ゲタシンク領域をイオン注入すると共に前記分離酸化領
域内に燐イオンをフィールドイオン注入して連続的なゲ
ッタリングを行なうと共に前記分離酸化領域をパッシベ
ートすることを特徴とする方法。 14、特許請求の範囲第8項において、前記県積回路構
成体が前記エピタキシャル層の表面及び前記分離酸化領
域の下側の基板部分に導入させた第1導電型の1・−パ
ン(〜物質で形成されていることを特徴とする方法。 15、実質的に同一平面状のバイポーラ集積回路構成体
を製造する方法であって、前i!8集積回路構成体が第
1導電型半導体物質からなるa板と、前記基板上に形成
されており前記基板との間で前記構成体を介して横方向
に延在する分離接合を形成する半導体物質からなるエピ
タキシャル層とを有しており、前記構成体が前記分gf
、接合へ前記エピタキシャル層を介して延在しており酸
化半導体物質からなる環状形状をした分離酸化領域によ
って複数個のエピタキシャル島状部に分割さAしており
、前記島状部の少なくとも幾つかはコレクタシンク領域
とベース領域とエミッタ領域とを有しており、前記コレ
クタシンク領域とベース領域とエミッタ領域とは前記エ
ピタキシャル層の表面に表面箇所を有しているニ(二積
回路帖成体の製造方法において、前記エピタキシャル島
状部内に前記コレクタシンク領域とベース領域とエミッ
タ領域とを形成する前に前記エピタキシャル島状部と分
Hニア1B酸化領域とを具備する前記エピタキシャル層
」二にパッシベーション用の複合保mMを形成し、前記
複合保護層」二にシンク注入マスクパターンを形成する
と共に前記シンク注入マスクパターンに従い前記複合保
護層を介して前記エピタキシャル層内に第2導電型のイ
オンビームを照射することによって前記シンク領域をイ
オン注入し、前記複合保護層をそのままの位置に維持し
たまま前記シンク注入マスクパターンを除去し、前記複
合保護層上にベース注入マスクパターンを形成すると共
に前記ベース注入マスクパターンに従い前記複合保護層
を介して前記エピタキシャル層内に第1導電型のイオン
ビームを照射させることにより前記ベース領域をイオン
注入して前記エミッタ領域より前に前記ベース領域をイ
オン注入し、前記複合保護層をそのままの位置に維持し
たままで前記ベース注入マスクパターンを除去すると共
に前記複合保護層」−に自己g金型トランジスタマスク
パターンを形成し、前記自己整合型1〜ランジスタマス
クパターンを介して下側に存在する複合保護層を部分的
にエツチングして前記コレクタシンク領域とベース領域
とエミッタ領域の表面箇所において前記複合イ易膜層の
I Fit7令翔く令左瞳ホI、アMf言−W春開舊別
の成分部分を汚染物質に対するバリヤとして残存させた
まま前記コレクタシンク領域とベース領域とエミッタ領
域の表面箇所を整合させ、前記自己整合型トランジスタ
マスクパターンを除去すると共に前記部分的にエツチン
グした複合保護層」二にエミッタ注入マスクパターンを
形成し、前記エミッタ注入マスクパターンに従い1)η
記残存さゼた複合保護層の成分部分を介して前記エピタ
キシャル層のベース領域内に第2導電型のイオンビー1
1を照射させることにより前記エミッタ領域をイオン注
入し、その際に前記島状部の少なくとも幾つかは自己整
合した表面箇所にイオン注入したコレクタシンク領域と
ベース領域とエミッタ領域とを有する能動要素に変換さ
れ、且つ前記コレクタシンク領域とベース領域とエミッ
タ領域は前記構成体をパッシベー1−すると共に前記エ
ピタキシャル層と分離酸化領域とを製造過程中に汚染物
質がら保護する複合保護層を介してイオン注入すること
によって形成されることを特徴とする方法。 1G、特許請求の範囲第15項において、前記イオン注
入したコレクタシンク領域とベース領域とエミッタ領域
とを同時的にアニールすることを特徴とする方(1;。 17、特許請求の範囲第15項において、前記整合させ
た表面箇所にメタライズしたコンタク1〜を付着形成さ
せる準備として前記コレクタシンク領域とベース領域と
エミッタ領域の表面箇所において自己整合型1ヘランジ
スタマスクを介してエツチングした保護層の残存成分部
分をエツチングによって除去することを特徴とする方法
。 18、特許請求の範囲第15項において、前記シンク注
入マスクパターンは前記シンク領域及び分111酸化領
域の表面箇所を画定する開口を有しており、前記複合保
護層の残存させた成分部分を介して前記分離酸化領域内
にゲッタリング用イオンをフィールドイオン注入して、
前記シンク領域をイオン注入すると同時に前記分前酸化
領域内の酸化半導体物質の連続的なゲッタリングを行な
うことを特徴とする方法。 19、特許請求の範囲第15項において、前記エツチン
グがウエツ1へエツチングであることを特徴とする方法
。 2、特許請求の範囲第15項において、前記エツチング
がプラズマエッチングであることを特徴とする方法。
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| JP (1) | JPH0697665B2 (ja) |
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