JPH0497457A - キャッシュ・コントローラ - Google Patents
キャッシュ・コントローラInfo
- Publication number
- JPH0497457A JPH0497457A JP2215538A JP21553890A JPH0497457A JP H0497457 A JPH0497457 A JP H0497457A JP 2215538 A JP2215538 A JP 2215538A JP 21553890 A JP21553890 A JP 21553890A JP H0497457 A JPH0497457 A JP H0497457A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- microprocessor
- burst
- cache controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュ・コントローラに関し、特にマイク
ロプロセッサの外部に設けられるキャッシュ・コントロ
ーラに関する。
ロプロセッサの外部に設けられるキャッシュ・コントロ
ーラに関する。
従来、この種のキャッシュ・コントローラは、キャッシ
ュ・コントローラを内蔵していないマイクロプロセッサ
がらのメモリアクセスの高速化をはかるために用いられ
、キャッシュメモリのミスヒツト時には、データの置換
を行う場合、このマイクロプロセッサの通常のメモリア
クセスの、ニブルモードやスタティックカラムモード等
のＤＲＡＭを対象としたバースト転送機能を用いていた
。
ュ・コントローラを内蔵していないマイクロプロセッサ
がらのメモリアクセスの高速化をはかるために用いられ
、キャッシュメモリのミスヒツト時には、データの置換
を行う場合、このマイクロプロセッサの通常のメモリア
クセスの、ニブルモードやスタティックカラムモード等
のＤＲＡＭを対象としたバースト転送機能を用いていた
。
一方、マイクロプロセッサには、キャッシュ・コントロ
ーラを内蔵したものがあり、機能拡張等のため、外部の
キャッシュ・コントローラをセカンド・キャッシュ・コ
ントローラとして使用する場合がある。
ーラを内蔵したものがあり、機能拡張等のため、外部の
キャッシュ・コントローラをセカンド・キャッシュ・コ
ントローラとして使用する場合がある。
上述した従来のキャッシュ・コントローラは、キャッシ
ュ・コントローラを内蔵していないマイクロプロセッサ
のメモリアクセスを高速化するために、バースト転送は
このマイクロプロセッサが有している通常のメモリアク
セスにより行う構成となっているので、通常のメモリア
クセスが可能な最少クロック数でのメモリアクセスしか
できないために、キャッシュ・コントローラを内蔵した
マイクロプロセッサのバースト転送のように、連続した
メモリアクセスを１クロック周期で実行するという高速
メモリアクセスかできないという欠点があった。また、
キャッシュ・コントローラを内蔵したマイクロプロセッ
サのセカンド・キャッシュ・コントローラとして使用す
る場合、内蔵のキャッシュ・コントローラのように高速
メモリアクセスができず、マイクロコンピュータシステ
ムの高速化が制限されるという欠点があった。
ュ・コントローラを内蔵していないマイクロプロセッサ
のメモリアクセスを高速化するために、バースト転送は
このマイクロプロセッサが有している通常のメモリアク
セスにより行う構成となっているので、通常のメモリア
クセスが可能な最少クロック数でのメモリアクセスしか
できないために、キャッシュ・コントローラを内蔵した
マイクロプロセッサのバースト転送のように、連続した
メモリアクセスを１クロック周期で実行するという高速
メモリアクセスかできないという欠点があった。また、
キャッシュ・コントローラを内蔵したマイクロプロセッ
サのセカンド・キャッシュ・コントローラとして使用す
る場合、内蔵のキャッシュ・コントローラのように高速
メモリアクセスができず、マイクロコンピュータシステ
ムの高速化が制限されるという欠点があった。
本発明の目的は、内蔵キャッシュ・コントローラと同様
に高速メモリアクセスができ、マイクロコンピュータシ
ステムの高速化をはかることができるキャッシュ・コン
トローラを提供することにある。
に高速メモリアクセスができ、マイクロコンピュータシ
ステムの高速化をはかることができるキャッシュ・コン
トローラを提供することにある。
本発明のキャッシュ・コントローラは、マイクロプロセ
ッサからのバーストリクエスト信号を受けてバーストア
ドレス制御信号を出力するバースト転送用制御回路と、
通常モードの制御信号を受けて通常モードのアドレス制
御信号を出力する制御回路と、前記バーストアドレス制
御信号を受けて前記マイクロプロセッサからのアドレス
信号を基準として順次インクリメントしたバーストアド
レス信号を出力し、前記通常モードのアドレス制御信号
を受けて前記マイクロプロセッサからのアドレス信号と
対応した通常モードのアドレス信号を出力するアドレス
制御回路とを有している。
ッサからのバーストリクエスト信号を受けてバーストア
ドレス制御信号を出力するバースト転送用制御回路と、
通常モードの制御信号を受けて通常モードのアドレス制
御信号を出力する制御回路と、前記バーストアドレス制
御信号を受けて前記マイクロプロセッサからのアドレス
信号を基準として順次インクリメントしたバーストアド
レス信号を出力し、前記通常モードのアドレス制御信号
を受けて前記マイクロプロセッサからのアドレス信号と
対応した通常モードのアドレス信号を出力するアドレス
制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、マイクロプロセッサ２０からのバースト
リクエスト信号ＢＲＱを受けてバーストアドレス制御信
号ＢＡＣ及びバーストアクノリッジ信号ＢＡＫを出力す
るバースト転送用制御回路１と、通常モードの制御信号
ＣＮＴを受けて通常モートのアドレス制御信号ＡＣを出
力する制御回路３と、バーストアドレス制御信号ＢＡＣ
を受けてマイクロプロセッサ２０からのアドレス信号Ａ
Ｄ、を基準として順次インクリメントしたバーストアド
レス信号ＢＡＤをキャッシュメモリ３０へ出力し、通常
モードのアドレス制御信号ＡＣを受けてマイクロプロセ
ッサ２０からのアドレス信号ＡＤ１と対応した通常モー
ドのアドレス信号ＡＤ２をキャッシュメモリ３０へ出力
するアドレス制御回路２とを有する構成となっている。
リクエスト信号ＢＲＱを受けてバーストアドレス制御信
号ＢＡＣ及びバーストアクノリッジ信号ＢＡＫを出力す
るバースト転送用制御回路１と、通常モードの制御信号
ＣＮＴを受けて通常モートのアドレス制御信号ＡＣを出
力する制御回路３と、バーストアドレス制御信号ＢＡＣ
を受けてマイクロプロセッサ２０からのアドレス信号Ａ
Ｄ、を基準として順次インクリメントしたバーストアド
レス信号ＢＡＤをキャッシュメモリ３０へ出力し、通常
モードのアドレス制御信号ＡＣを受けてマイクロプロセ
ッサ２０からのアドレス信号ＡＤ１と対応した通常モー
ドのアドレス信号ＡＤ２をキャッシュメモリ３０へ出力
するアドレス制御回路２とを有する構成となっている。
この実施例は、マイクロプロセッサに内蔵されたキャッ
シュ・コントローラと同様に、１クロック周期で連続し
たメモリアクセスが可能となるので、キャッシュ・コン
トローラを内蔵しているマイクロプロセッサでも、また
内蔵していないマイクロプロセッサでも高速なメモリア
クセスを行うことができる。
シュ・コントローラと同様に、１クロック周期で連続し
たメモリアクセスが可能となるので、キャッシュ・コン
トローラを内蔵しているマイクロプロセッサでも、また
内蔵していないマイクロプロセッサでも高速なメモリア
クセスを行うことができる。
第２図は本発明の第２実施例を示すブロック図である。
この実施例は、キャッシュメモリ３０Ａを複数に分割し
たバンク構成にして、データの置換の範囲を広げるよう
にしたもので、複数のアドレス制御回路２Ａ〜２Ｄによ
って選択的にデータの置換の範囲を指定することが可能
になるという利点がある。
たバンク構成にして、データの置換の範囲を広げるよう
にしたもので、複数のアドレス制御回路２Ａ〜２Ｄによ
って選択的にデータの置換の範囲を指定することが可能
になるという利点がある。
また、アドレス制御回路２Ａ〜２Ｄのアドレスインクリ
メントの値もアドレスの設定も任意に指定することが可
能である。
メントの値もアドレスの設定も任意に指定することが可
能である。
以上説明したように本発明は、マイクロプロセッサから
のバーストリクエスト信号を受けて基準のアドレスから
順次インクリメントするアドレスを出力する構成とする
ことにより、１クロック周期で連続したメモリアクセス
を実行することができるので、高速メモリアクセスがで
き、マイクロコンピュータシステムの高速化をはかるこ
とができる効果がある。
のバーストリクエスト信号を受けて基準のアドレスから
順次インクリメントするアドレスを出力する構成とする
ことにより、１クロック周期で連続したメモリアクセス
を実行することができるので、高速メモリアクセスがで
き、マイクロコンピュータシステムの高速化をはかるこ
とができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図である。 １、ＩＡ・・・バースト転送用制御回路、２，２Ａ〜２
Ｄ・・・アドレス制御回路、３，３Ａ・・・制御回路、
１０．１ＯＡ・・・キャッシュ・コントローラ、２０゜
２０Ａ・・・マイクロプロセッサ、３０，３０４・・・
キャッシュメモリ。
施例を示すブロック図である。 １、ＩＡ・・・バースト転送用制御回路、２，２Ａ〜２
Ｄ・・・アドレス制御回路、３，３Ａ・・・制御回路、
１０．１ＯＡ・・・キャッシュ・コントローラ、２０゜
２０Ａ・・・マイクロプロセッサ、３０，３０４・・・
キャッシュメモリ。
Claims (1)
- マイクロプロセッサからのバーストリクエスト信号を受
けてバーストアドレス制御信号を出力するバースト転送
用制御回路と、通常モードの制御信号を受けて通常モー
ドのアドレス制御信号を出力する制御回路と、前記バー
ストアドレス制御信号を受けて前記マイクロプロセッサ
からのアドレス信号を基準として順次インクリメントし
たバーストアドレス信号を出力し、前記通常モードのア
ドレス制御信号を受けて前記マイクロプロセッサからの
アドレス信号と対応した通常モードのアドレス信号を出
力するアドレス制御回路とを有することを特徴とするキ
ャッシュ・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215538A JPH0497457A (ja) | 1990-08-15 | 1990-08-15 | キャッシュ・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215538A JPH0497457A (ja) | 1990-08-15 | 1990-08-15 | キャッシュ・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497457A true JPH0497457A (ja) | 1992-03-30 |
Family
ID=16674089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215538A Pending JPH0497457A (ja) | 1990-08-15 | 1990-08-15 | キャッシュ・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0497457A (ja) |
-
1990
- 1990-08-15 JP JP2215538A patent/JPH0497457A/ja active Pending
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