JPH05342864A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】ＤＲＡＭのリフレッシュを行うためにリフレッ
シュ・サイクルやリフレッシュ・アドレスを生成するリ
フレッシュ・コントロール・ユニット（ＲＥＦＵ）１０
１を内蔵しているマイクロコンピュータにおいて、高速
アクセス・モードを使用しているＤＲＡＭとマイクロコ
ンピュータの接続回路の設計規模の縮小，容易な設計，
ボードの縮小，また効率良いマイクロコンピュータの処
理を可能とする。 【構成】リフレッシュ許可信号１０７を受け取ると、リ
フレッシュ・アドレス発生回路１０９はアドレス加算用
レジスタ１１１で指定した値だけ上位アドレスからリフ
レッシュ・アドレスを発生し、そのアドレスはＢＩＵ１
０８を介してマイクロコンピュータの外部へ出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）のリフレッシュを行うためにリフレッシュ
・サイクルやリフレッシュ・アドレスを生成するリフレ
ッシュ・コントロール・ユニット（ＲＥＦＵ）を内蔵し
ているマイクロコンピュータに関する。

【０００２】

【従来の技術】ダイナミックＲＡＭ（以後ＤＲＡＭと呼
ぶ）は、アドレスを２回に分けて入力するアドレス・マ
ルチプレクス方式を取っている。個々のアドレスはＤＲ
ＡＭのＲＡＳ（反転値）信号とＣＡＳ（反転値）信号の
立ち下がりで取り込む（ラッチ）。最初にＲＡＳ（反転
値）信号の立ち下がりでラッチするアドレスを行アドレ
ス（以後ロウ・アドレスと呼ぶ）、次にＣＡＳ（反転
値）信号でラッチするアドレスを列アドレス（以後カラ
ム・アドレスと呼ぶ）となっている。ＤＲＡＭは、リー
ド・サイクル，ライト・サイクルの他にデータを保持す
るためにリフレッシュ・サイクルを必要とする。

【０００３】また、近年ＤＲＡＭへのアクセス方法とし
て高速ページ・モードやニブル・モード（前記２つのモ
ードを以後高速アクセス・モードと呼ぶ）が採用されて
いる。これらの方法で、ＤＲＡＭをアクセスすると通常
のリード／ライト・サイクルより早くアクセスする事が
可能となる。高速アクセス・モードのアクセス方法は、
通常のアクセス方法と異なり、ＤＲＡＭがＲＡＳ（反転
値）信号でラッチするロウ・アドレスは上位アドレス、
ＣＡＳ（反転値）信号でラッチするカラム・アドレスは
下位アドレスとしなければならない。

【０００４】従来のリフレッシュ・コントロール・ユニ
ット（以後ＲＥＦＵと呼ぶ）を内蔵したマイクロコンピ
ュータを前記ＤＲＡＭと接続した場合、リフレッシュ・
サイクルを外部回路なしで実行することができた。ＤＲ
ＡＭへのリフレッシュ・サイクルにおいて、マイクロコ
ンピュータはある一定の期間に、ＤＲＡＭが必要なだけ
のアドレスを与える必要があった。この値はＤＲＡＭの
容量によって異なるが、ロウ・アドレスとして与える必
要がある。

【０００５】１ＭビットのＤＲＡＭを例にとれば、リフ
レッシュ・サイクルは５１２サイクル／８ｍｓとなって
いる。すなわち［Ａ０−Ａ８］の９本のアドレスを８ｍ
ｓの間にすべてのアドレスを与える必要がある。

【０００６】従来のＲＥＦＵを内蔵しているマイクロコ
ンピュータの一例を図４に示す。図４において、マイク
ロコンピュータの中でリフレッシュ・サイクルに関する
ＲＥＦＵ４０１とＢＡＵ４０５とＢＩＵ４０８の内蔵機
能を中心にしたマイクロコンピュータ４２０の内部ブロ
ック図が示されている。

【０００７】ここで、ＲＥＦＵ４０１は、リフレッシュ
・コントロール・レジスタ（ＲＦＣ）４０２と、リフレ
ッシュ・カウンタ４０３と、リフレッシュ・アドレス発
生回路４０７とを有する。本マイクロコンピュータ４２
０は、ＲＥＦＵ４０１と、バス・インターフェイス・ユ
ニット（ＢＩＵ）４０８と、バス・アービトレーション
（Ａｒｂｉｔｒａｔｉｏｎ）・ユニット４０５と、中央
処理ユニット（ＣＰＵ）４１０と、その他の内蔵機能
（ＩＣＵ，ＴＣＵＨＳＣＵＨＢＩＵ，ＷＣＵ，ＤＭＡ
Ｕ）４１１とを有する。リフレッシュ・アドレス発生回
路４０７は、リフレッシュ・アドレス４０９をＢＩＵ４
０８に出力し、ＢＡＵ４０５からのリフレッシュ許可信
号４０６が入力リフレッシュ・カウンタ４０３からＢＡ
Ｕ４０５にリフレッシュ要求信号４０４が出力される。
さらに、発振回路からの入力端子４１１がある。

【０００８】ＲＥＦＵ４０１内部にあるＲＦＣ４０２に
は、リフレッシュの許可／禁止の設定と、リフレッシュ
間隔を決める値の設定を行う機能がある。リフレッシュ
要求信号４０４は、ＲＦＣ４０２で設定した値に発振回
路が出力するクロック信号の周波数を掛けた間隔で発生
し、ＢＡＵ４０５はその信号を受け取るとマイクロコン
ピュータ内部のＣＰＵ４１０やＤＭＡＵ等の機能４１１
の処理機能と時間的調整を行って、リフレッシュ許可信
号４０６を出力する。ＲＥＦＵ４０１はリフレッシュ許
可信号４０６を受け取ると、リフレッシュ・アドレス発
生回路４０７よりリフレッシュ・アドレス４０９を発生
し、そのアドレスはＢＩＵ４０８を介してマイクロコン
ピュータの外部へ出力する。

【０００９】このマイクロコンピュータ４２０はリフレ
ッシュ・サイクルのときリフレッシュ・アドレスとして
下位アドレス［Ａ０−Ａ１５］を出力することができ
る。また、バス幅によってアドレスのインクリメント値
を［１］にするか［２］にするかを可変できるようにな
っている。この種の従来のマイクロコンピュータとして
日本電気（株）社製のＶ５３がある。

【００１０】

【発明が解決しようとする課題】従来のＲＥＦＵを内蔵
しているマイクロコンピュータにおいては、リフレッシ
ュ・アドレスを［Ａ０］から生成しているため、ＲＡＳ
（反転値）信号の立ち下がりでロウ・アドレウをラッチ
してリフレッシュを行うＤＲＡＭを高速ページ・モード
やニブル・モードでアクセスするような場合、ロウ・ア
ドレスをリード／ライト・サイクルのときは上位アドレ
スとし、リフレッシュ・サイクルのときは下位アドレス
としなければならず、リフレッシュ時アドレスの上位，
下位を切り替える回路が必要になり、設計が困難，設計
規模が大きくなる。また、ボードが複雑な回路分大きく
なるという欠点がある。

【００１１】また、回路の簡略，縮小のためにリフレッ
シュ・サイクルのときもリード／ライト・サイクルと同
様にＲＡＳ（反転値）信号で上位アドレスをラッチする
ように設計してしまった場合、マイクロコンピュータの
リフレッシュ・アドレスは下位アドレスからのみ出力す
るため、下位アドレスの数分無駄なリフレッシュ・サイ
クルを発生してしまい、マイクロコンピュータの処理効
率を落とすという欠点がある。

【００１２】そこで、本発明の目的は、以上の欠点を解
消して、マイクロコンピュータとＤＲＡＭとの接続回路
の設計を容易とし、設計規模を縮小し、ボードを縮小
し、また効率良くマイクロコンピュータの処理ができる
ようにしたマイクロコンピュータを提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明のＲＥＦＵを内蔵
するマイクロコンピュータの構成は、ＲＥＦＵが生成す
るリフレッシュ・アドレスにＤＲＡＭの容量と構成で定
まる特定の値を加算するための手段を備えたことを特徴
とする。

【００１４】

【実施例】図１は本発明の一実施例のマイクロコンピュ
ータのうちリフレッシュに関する機能のみを示すブロッ
ク図である。図２は図１の中のリフレッシュ・アドレス
生成回路１０６を詳細に示したブロック図である。

【００１５】図１において、本実施例のマイクロコンピ
ュータ１２０は、リフレッシュ・コントロール・ユニッ
ト（ＲＥＦＵ）１０１と、バス・インターフェイス・ユ
ニット（ＢＩＵ）１０８と、バス・アービトレーション
・ユニット（ＢＡＵ）１０５とを備えている。ＲＥＦＵ
１０１は、リフレッシュ・レジスタ（ＲＦＣ）１０２
と、リフレッシュ・カウンタ１０３と、リフレッシュ・
アドレス生成回路１０６とを有する。リフレッシュ・ア
ドレス生成回路１０６は、アドレス加算用レジスタ１１
１と、加算制御回路１１０と、リフレッシュ・アドレス
発生回路１０９とアドレス１１２とを有する。また、発
振回路からの入力端子１１４がある。ＢＩＵ１０８は、
リフレッシュ・アドレス発生回路１０９からのリフレッ
シュ・アドレス１１２が接続され、ＢＡＵ１０５からの
リフレッシュ許可信号１０７は、リフレッシュ・アドレ
ス発生回路１０９に入力され、リフレッシュ・カウンタ
１０３からのリフレッシュ要求信号１０４は、ＢＡＵ１
０５に入力される。ここで、レジスタ１０２，カウンタ
１０３は、図４と同様である。

【００１６】リフレッシュ要求信号１０４はＲＦＣ１０
２で設定した値に発振回路が出力するクロック信号の周
波数を掛けた間隔で発生する。ＢＡＵ１０５，リフレッ
シュ要求信号１０４，リフレッシュ許可信号１０７は、
図４と同様である。ＢＡＵ１０５は、その信号１０４を
受け取るとマイクロコンピュータ内部のＣＰＵやＤＭＡ
Ｕ等の機能と時間的調整を行ってリフレッシュ許可信号
１０７を出力する。ＤＩＵ１０８，リフレッシュ・アド
レス発生回路１０９は、図４と同様である。

【００１７】リフレッシュ生成回路１０６はリフレッシ
ュ許可信号１０７を受け取ると、リフレッシュ・アドレ
ス発生回路１０９よりリフレッシュ・アドレスをアドレ
ス加算用レジスタ１１１で指定した値だけ上位アドレス
から発生し、そのアドレスはＢＩＵ１０８を介してマイ
クロコンピュータの外部へ出力する。特定の値を加算す
るための手段はアドレス加算用レジスタ１１１と加算制
御回路１１０で構成される。

【００１８】図２において、図１のリフレッシュ・アド
レス生成回路１０６は、リフレッシュ許可信号２０１が
入力されるゲート２０２とフリップフロップ２０６と、
アドレス加算用レジスタ２０３と、ＡＮＤゲート２０７
と、リフレッシュ・アドレス２０５とを有する。リフレ
ッシュ・アドレス加算制御回路２０４は、多数のフリッ
プフロップ２０６と、多数のＡＮＤゲート２０７とから
なる。

【００１９】ここで、フリップフロップ２０６は、図５
に示すように、ＪＫ型のフリップフロップ２０６であ
り、これが多数配列されている。

【００２０】図２のリフレッシュ許可信号２０１，リフ
レッシュ・アドレス２０５，レジスタ２０３は、図１と
同様である。図２の制御回路２０４は、リフレッシュ・
アドレス発生回路１０９と加算制御回路１１０との両方
を含んだ回路である。

【００２１】アドレス加算用レジスタ２０３は、［ＲＡ
０〜ＲＡ２３］までの２４ビット構成であって、“１”
を入れたビットはリフレッシュ・アドレスを出力するよ
う設定され、“０”を入れたビットはリフレッシュ・ア
ドレスを常に“１”を出力するように設定される。

【００２２】リフレッシュ・アドレス加算制御回路２０
４は、ＪＫフリップフロップ２４個と２入力のＡＮＤゲ
ート２３個を使用し、リフレッシュ許可信号２０１に同
期して、リフレッシュ・アドレスのインクリメントを行
う。ＪＫフリップフロップの動作は、プリセット（Ｐ
Ｒ）へ“１”が設定され、なおＪＫへの入力が“１”な
らば、出力（Ｑ）はトグルし、ＪＫへの入力が“０”な
らば、出力（Ｑ）はデータを保持する。プリセット（Ｐ
Ｒ）へ“０”が設定されたならＪＫへの入力にかかわら
ず出力（Ｑ）は“１”となる。

【００２３】ゲート２０２は、リフレッシュ・アドレス
加算制御回路２０４からの出力リフレッシュ・アドレス
２０５をリフレッシュ許可信号２０１の出力に同期して
マイクロコンピュータの内部機能のＢＩＵ１０８へ出力
する。

【００２４】次に、１ＭビットのＤＲＡＭへのリフレッ
シュ・アドレスの設定を例とし、図２を参照しながらこ
のマイクロコンピュータのリフレッシュ・アドレス生成
回路の動作を説明する。１ＭビットのＤＲＡＭへのリフ
レッシュ・アドレスはＡ０−Ａ８の９本である。

【００２５】アドレス加算用レジスタ２０３に［ＲＡ０
〜ＲＡ８］までが“０”で［ＲＡ９〜ＲＡ２３］までが
“１”である“０００００００００１１１１１１１１１
１１１１１１”の値を設定すると各ビットの値は対応す
るリフレッシュ・アドレス加算制御回路２０４のＪＫフ
リップフロップのリセット（ＰＲ）へはいる。ＰＲに
“０”が入っているＪＫフリップフロップ出力（Ｑ）は
“１”を出し続ける。ＰＲに“１”が入っているＪＫフ
リップフロップの出力（Ｑ）は、ＪＫへの入力が“１”
ならば、リフレッシュ許可信号２０１（アクティブ・レ
ベルはロウ・レベル）の立ち下がりごとに、今までの出
力が“０”ならば“１”を出力し、“１”ならば“０”
を出力しといった反転をおこなう。ＪＫへの入力が
“０”ならば今まで出力していた値を保持し続ける。

【００２６】この様にして、リフレッシュ・アドレス加
算制御回路２０４の出力はアドレス加算用レジスタ２０
３の値で制御する。アドレス加算用レジスタを“０００
００００００１１１１１１１１１１１１１１１”と設定
したとき、リフレッシュ・アドレスは［Ａ９〜Ａ２３］
から出力する。［Ａ０〜Ａ８］からは、“１”を出力し
続ける。リフレッシュ・アドレス加算制御回路２０４か
ら出力されたリフレッシュ・アドレス２０５は、リフレ
ッシュ許可信号２０１がアクティブの間だけ、ゲート２
０２を通って、内部のアドレス・バスへ出力される。

【００２７】このようにして、マイクロコンピュータと
高速アクセス・モードを使用するＤＲＡＭとを接続する
回路が簡素化，また、効率よくリフレッシュが行える。

【００２８】次に本発明の他の実施例のマイクロコンピ
ュータを、図１，図３を用いて説明する。

【００２９】図１，図３において、本実施例のマイクロ
コンピュータは、図１内のリフレッシュ・アドレス生成
回路１０６が図３の回路となっており、その他の部分は
図１と同様である。

【００３０】図３において、本実施例では、アドレス加
算用レジスタ３０１と、リフレッシュ・アドレス発生回
路３０２と、加算回路３０４と、リフレッシュ・アドレ
ス３０５と有する。

【００３１】アドレス加算用レジスタ３０１と加算回路
３０４とで加算するための手段を構成している。この加
算回路３０４は、従来よりあるアダーを用いればよい
（この場合１６ビットアダー）。リフレッシュ・アドレ
ス発生回路３０２は、従来と同様に、リフレッシュ許可
信号３０３に同期して、リフレッシュ・アドレス３０５
のインクリメントを行う。

【００３２】次にこのマイクロコンピュータの動作を説
明する。リフレッシュ・アドレス３０５はアドレス加算
用レジスタ３０１の値とリフレッシュ・アドレス発生回
路３０２の値とを加算回路３０４にて加算した値であ
る。例えば、アドレス加算用レジスタ３０１を１６ビッ
ト構成にし、“０１ＦＦＨ”と設定した場合、リフレッ
シュ・アドレス３０５は［Ａ９〜Ａ２３］から出力す
る。［Ａ０〜Ａ８］からは、“１”を出力し続ける。こ
のようにして、マイクロコンピュータと高速アクセス・
モードを使用するＤＲＡＭとを接続する回路が簡素化，
また、効率よくリフレッシュが行える。

【００３３】以上の説明においては例として、リフレッ
シュ・アドレスに加算する手段として、リフレッシュ・
アドレス加算用レジスタとＪＫフリップフロップを使用
するもの、またリフレッシュ・アドレス加算用レジスタ
と加算回路（アダー）を使用するものとしたが、これら
に限られることなく、リフレッシュ・アドレスのシフト
でも、指定したアドレスからリフレッシュ・アドレスを
出力するという同様の効果が得られる。

【００３４】

【発明の効果】以上説明したように、本発明は、リフレ
ッシュ・アドレスを任意のアドレス端子から出力を開始
することができるため、特にＤＲＡＭを高速ページ・モ
ードやニブル・モードでアクセスするような場合、リー
ド／ライト・サイクルのときでもリフレッシュ・サイク
ルのときでもロウ・アドレスは上位アドレスのままでよ
く、このためサイクルでアドレスを切り替える回路が無
くなり、回路が簡素化され、容易な設計，設計規模の縮
小，ボードの縮小が達成できるなどの効果がある。

【００３５】また、本発明によれば、リフレッシュ・サ
イクルのときもリード／ライト・サイクルと同様にＲＡ
Ｓ（反転値）信号で上位アドレスをラッチするように回
路を組んでも、無駄なリフレッシュ・サイクルを発生し
ないため、効率良くマイクロコンピュータの処理が行わ
れる。

【図面の簡単な説明】

【図１】本発明の一実施例のマイクロコンピュータ内蔵
のリフレッシュ機能を示すブロック図である。

【図２】図１のリフレッシュ・アドレス生成回路を示す
ブロック図である。

【図３】本発明の他の実施例のリフレッシュ・アドレス
生成回路を示すブロック図である。

【図４】従来のマイクロコンピュータのブロック図であ
る。

【図５】図２のフリップフロップを示すブロック図であ
る。

【符号の説明】 １０１，４０１ リフレッシュ・コントロール・ユニ
ット（ＲＥＦＵ） １０２，４０２ リフレッシュ・コントロール・レジ
スタ（ＲＦＣ） １０３，４０３ リフレッシュ・カウンタ １０４，４０４ リフレッシュ要求信号 １０５，４０５ バス・アービトレーション・ユニッ
ト（ＢＡＵ） １０６，１０９ リフレッシュ・アドレス生成回路 １０７，２０１，３０３，４０６ リフレッシュ許可
信号 １０８，４０８ バス・インターフェイス・ユニット
（ＢＩＵ） １１０ 加算制御回路 １１１，２０３，３０１ アドレス加算用レジスタ １１４，４１１ 入力端子 ２０２ ゲート ２０４ リフレッシュ・アドレス加算制御回路 ２０５，３０５，４０９ リフレッシュ・アドレス ２０６ フリップフロップ ２０７ ＡＮＤゲート ３０２，４０７ リフレッシュ・アドレス発生回路 ３０４ 加算回路 ４１０ ＣＰＵ ４１１ その他の内蔵機能

Claims (2)

【特許請求の範囲】
1. 【請求項１】 リフレッシュ・コントロール・ユニット
   を内蔵するマイクロコンピュータにおいて、前記ユニッ
   トが生成するリフレッシュ・アドレスにダイナミック・
   ランダム・アクセス・メモリの容量と構成で定まる特定
   の値を加算するための手段を備えた事を特徴とするマイ
   クロコンピュータ。
2. 【請求項２】 特定の値を加算するための手段は、アド
   レス加算用レジスタと加算制御回路からなる請求項１に
   記載のマイクロコンピュータ。