JPH0497621A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0497621A JPH0497621A JP21553590A JP21553590A JPH0497621A JP H0497621 A JPH0497621 A JP H0497621A JP 21553590 A JP21553590 A JP 21553590A JP 21553590 A JP21553590 A JP 21553590A JP H0497621 A JPH0497621 A JP H0497621A
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- Japan
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- switch
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- whose
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換回路に関し、特にＬＳＩにおける積
分型のＡ／Ｄ変換回路に関する。
分型のＡ／Ｄ変換回路に関する。
従来、かかる積分型Ａ／Ｄ変換回路は、入力電圧および
リファレンス電圧を切換えて増幅する増幅器や、この増
幅器出力と基準電圧とを比較するコンパレータおよびこ
のコンパレータの出力により切換手段を駆動する制御回
路等を備えている。
リファレンス電圧を切換えて増幅する増幅器や、この増
幅器出力と基準電圧とを比較するコンパレータおよびこ
のコンパレータの出力により切換手段を駆動する制御回
路等を備えている。
第４図はかかる従来の一例を示す積分型Ａ／Ｄ変換回路
図である。
図である。
第４図に示すように、従来の積分型Ａ／Ｄ変換回路は、
入力電圧およびリファレンス電圧をそれぞれ供給する端
子に接続されたスイッチ５および６と、スイッチ５，６
の他端を共通接続した点に接続される抵抗３と、この抵
抗３の他端を（−）個入力に接続し且つＧＮＤを（＋）
個入力に接続した増幅器（ＡＭＰ）１と、この増幅器１
の（＝）個入力および出力間に接続された容量素子４と
、増幅器ｌの出力およびＧＮＤとを比較するコンパレー
タ（ＣＯＭＦ）２と、このＣＯＭＦ２の出力に基すきス
イッチ５，６等を制御する制御回路７と、クロックの周
期に基づき制御回路７からのディジタル信号を計数する
カウンタ８とを有している。ここでは、クロック周期を
Ｔ、Ａ／Ｄ変換出力をＮピッ）（Ｎ：整数）としたとき
の動作を第５図を参照して説明する。
入力電圧およびリファレンス電圧をそれぞれ供給する端
子に接続されたスイッチ５および６と、スイッチ５，６
の他端を共通接続した点に接続される抵抗３と、この抵
抗３の他端を（−）個入力に接続し且つＧＮＤを（＋）
個入力に接続した増幅器（ＡＭＰ）１と、この増幅器１
の（＝）個入力および出力間に接続された容量素子４と
、増幅器ｌの出力およびＧＮＤとを比較するコンパレー
タ（ＣＯＭＦ）２と、このＣＯＭＦ２の出力に基すきス
イッチ５，６等を制御する制御回路７と、クロックの周
期に基づき制御回路７からのディジタル信号を計数する
カウンタ８とを有している。ここでは、クロック周期を
Ｔ、Ａ／Ｄ変換出力をＮピッ）（Ｎ：整数）としたとき
の動作を第５図を参照して説明する。
第５図は第４図における増幅器の出力特性図である。
第５図に示すように、最初にスイッチ５をＯＮ、スイッ
チ６をＯＦＦにした場合、カウンタ８が２Ｎカウントす
るまで入力に応じて積分（充電）スる。次に、スイッチ
５をＯＦＦ、スイッチ６をＯＮにした場合、リファレン
ス電圧により積分（放電）を行う。増幅器１の出力がＧ
ＮＤ電位をよこぎる時をコンパレータ２により判断し、
カウンタ８を止める。すなわち、放電を開始してがらカ
ウンタ８が止まるまでにカウントしたｎ（ｎ：整数）が
Ａ／Ｄ変換回路の出力となる。
チ６をＯＦＦにした場合、カウンタ８が２Ｎカウントす
るまで入力に応じて積分（充電）スる。次に、スイッチ
５をＯＦＦ、スイッチ６をＯＮにした場合、リファレン
ス電圧により積分（放電）を行う。増幅器１の出力がＧ
ＮＤ電位をよこぎる時をコンパレータ２により判断し、
カウンタ８を止める。すなわち、放電を開始してがらカ
ウンタ８が止まるまでにカウントしたｎ（ｎ：整数）が
Ａ／Ｄ変換回路の出力となる。
上述した従来の積分型Ａ／Ｄ変換回路は、Ｎビットの出
力を得るのに、２Ｎをカウントするまでに積分を行う必
要があるので、最大入力時には２Ｘ２”ＸＴ以上に変換
時間を要するという欠点がある。また、かかるＡ／Ｄ変
換回路は、変換時間が長くなるほど、大きな容量を必要
とし、特に大きな容量を作りにくいＬＳＩにおいては、
ＬＳＩに内蔵出来ないので、外付けになるという欠点が
ある。更に、従来のＡ／Ｄ変換回路は、リファレンス電
圧に最大入力電圧と同じ電圧で且つ極性の違う電圧を必
要とするため、広い範囲が必要になるという欠点がある
。
力を得るのに、２Ｎをカウントするまでに積分を行う必
要があるので、最大入力時には２Ｘ２”ＸＴ以上に変換
時間を要するという欠点がある。また、かかるＡ／Ｄ変
換回路は、変換時間が長くなるほど、大きな容量を必要
とし、特に大きな容量を作りにくいＬＳＩにおいては、
ＬＳＩに内蔵出来ないので、外付けになるという欠点が
ある。更に、従来のＡ／Ｄ変換回路は、リファレンス電
圧に最大入力電圧と同じ電圧で且つ極性の違う電圧を必
要とするため、広い範囲が必要になるという欠点がある
。
本発明の目的は、かかる変換時間を短縮し、小容量化す
るとともに電圧範囲を小さくすることのできるＡ／Ｄ変
換回路を提供することにある。
るとともに電圧範囲を小さくすることのできるＡ／Ｄ変
換回路を提供することにある。
本発明のＡ／Ｄ変換回路は、入力電圧と前記入力電圧の
最大電圧の１／２を有するリファレンス電圧の差分を得
るための第一の容量素子および比較器からなる差分回路
と、前記差分により出力のＭＳＢと前記ＭＳＢより小さ
い（Ｎ−１）ビットを積分方式でＡ／Ｄ変換する抵抗素
子、増幅器および第二の容量素子からなる変換部と、前
記積分方式でＡ／Ｄ変換するための切換および制御を行
うための複数のスイッチおよび制御回路と、前記制御回
路からのデータをカウントするカウンタと、前記ＭＳＢ
の値により前記カウンタの出力を反転させＡ／Ｄ変換出
力を得る論理回路とを有して構成される。
最大電圧の１／２を有するリファレンス電圧の差分を得
るための第一の容量素子および比較器からなる差分回路
と、前記差分により出力のＭＳＢと前記ＭＳＢより小さ
い（Ｎ−１）ビットを積分方式でＡ／Ｄ変換する抵抗素
子、増幅器および第二の容量素子からなる変換部と、前
記積分方式でＡ／Ｄ変換するための切換および制御を行
うための複数のスイッチおよび制御回路と、前記制御回
路からのデータをカウントするカウンタと、前記ＭＳＢ
の値により前記カウンタの出力を反転させＡ／Ｄ変換出
力を得る論理回路とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのＡ／Ｄ変換
回路の原理的構成図である。
回路の原理的構成図である。
第１図に示すように、本実施例は入力電圧ＩＮおよび最
大入力電圧ＩＮ−ＭＡＸの１７２を有するリファレンス
電圧ＲＥＦの差分を得るための第一の容量素子１１およ
び比較器２からなる差分回路と、この差分（ＩＮ−ＲＥ
Ｆ）により出力ＯＵＴのＭＳＢおよびこのＭＳＢより小
さい（Ｎ−１）ビットを積分方式でＡ／Ｄ変換するため
の抵抗素子３．増幅器１および第二の容量素子４からな
る変換部と、前述した積分方式でＡ／Ｄ変換するための
切換を行う複数のスイッチ５，６および１２〜１９と、
これらのスイッチを制御する制御回路７と、制御回路７
からデータをカウントするカウンタ８と、前述したＭＳ
Ｂの値によりカウンタ８の出力を反転させるＡ／Ｄ変換
出力ＯＵＴを得るための論理回路９とを有している。
大入力電圧ＩＮ−ＭＡＸの１７２を有するリファレンス
電圧ＲＥＦの差分を得るための第一の容量素子１１およ
び比較器２からなる差分回路と、この差分（ＩＮ−ＲＥ
Ｆ）により出力ＯＵＴのＭＳＢおよびこのＭＳＢより小
さい（Ｎ−１）ビットを積分方式でＡ／Ｄ変換するため
の抵抗素子３．増幅器１および第二の容量素子４からな
る変換部と、前述した積分方式でＡ／Ｄ変換するための
切換を行う複数のスイッチ５，６および１２〜１９と、
これらのスイッチを制御する制御回路７と、制御回路７
からデータをカウントするカウンタ８と、前述したＭＳ
Ｂの値によりカウンタ８の出力を反転させるＡ／Ｄ変換
出力ＯＵＴを得るための論理回路９とを有している。
これを詳細に説明すると、入力端子ＩＮに一端が接続さ
れた第一のスイッチ１２と、リファレンス電圧端子ＲＥ
Ｆに一端が接続された第二および第三のスイッチ１３お
よび６と、一端が第一のスイッチ１２の他端に接続され
且つ他端が第二のスイッチ１３の他端に接続された第一
の容量素子１１と、第一のスイッチ１２および第一の容
量素子１１の接続点に一端が接続された第四および第５
のスイッチ１４および１６と、第二のスイッチ１３およ
び第一の容量素子１１の接続点に一端が接続された第六
および第七のスイッチ１７および１５と、第四および第
七のスイッチ１４および１５の他端が接地され且つ第五
および第六のスイッチ１６および１７の他端が接続され
たその接続点に一端が接続された第八のスイッチ５と、
入力側が前記第三および第八のスイッチの他端に接続さ
れたバッファアンプｌＯと、このバッファアンプ１０の
出力に一端が接続された抵抗素子３および第九のスイッ
チ１９と、この抵抗素子３の他端に（−）個入力が接続
され且つ（＋）個入力を接地した増幅器（ＡＭＰ）１と
、この増幅器１の（−）個入力および出力間に接続され
た第二の容量素子４と、一端が増幅器１の出力に接続さ
れ且つ他端が第九のスイッチ１９の他端に接続された弟
子のスイッチ１８と、（−）個入力が第九および弟子の
スイッチ１９および１８の接続点に接続され且つ（＋）
個入力が接地されたコンパレータ（ＣＯＭＦ）２と、出
力端子ＯＵＴに出力側が接続されたＮビット出力の論理
回路９と、出力側が論理回路９０入力側に接続された（
Ｎ−１）ビット並列出力のカウンタ（Ｎ：整数）８と、
コンパレータ２の出力とクロック端子Ｃからのクロック
入力およびカウンタ８からの信号に基づき前述した第−
乃至弟子のスイッチ２カウンタ８．論理回路９を制御す
る制御回路７とを有している。しかも、この制御回路７
は入力電圧とリファレンス電圧の差電圧を作り、その差
電圧によって出力のＭＳＢを決定するとともに、積分法
により残りの（Ｎ−１）ビットのＡ／Ｄ変換を行うよう
に制御する。
れた第一のスイッチ１２と、リファレンス電圧端子ＲＥ
Ｆに一端が接続された第二および第三のスイッチ１３お
よび６と、一端が第一のスイッチ１２の他端に接続され
且つ他端が第二のスイッチ１３の他端に接続された第一
の容量素子１１と、第一のスイッチ１２および第一の容
量素子１１の接続点に一端が接続された第四および第５
のスイッチ１４および１６と、第二のスイッチ１３およ
び第一の容量素子１１の接続点に一端が接続された第六
および第七のスイッチ１７および１５と、第四および第
七のスイッチ１４および１５の他端が接地され且つ第五
および第六のスイッチ１６および１７の他端が接続され
たその接続点に一端が接続された第八のスイッチ５と、
入力側が前記第三および第八のスイッチの他端に接続さ
れたバッファアンプｌＯと、このバッファアンプ１０の
出力に一端が接続された抵抗素子３および第九のスイッ
チ１９と、この抵抗素子３の他端に（−）個入力が接続
され且つ（＋）個入力を接地した増幅器（ＡＭＰ）１と
、この増幅器１の（−）個入力および出力間に接続され
た第二の容量素子４と、一端が増幅器１の出力に接続さ
れ且つ他端が第九のスイッチ１９の他端に接続された弟
子のスイッチ１８と、（−）個入力が第九および弟子の
スイッチ１９および１８の接続点に接続され且つ（＋）
個入力が接地されたコンパレータ（ＣＯＭＦ）２と、出
力端子ＯＵＴに出力側が接続されたＮビット出力の論理
回路９と、出力側が論理回路９０入力側に接続された（
Ｎ−１）ビット並列出力のカウンタ（Ｎ：整数）８と、
コンパレータ２の出力とクロック端子Ｃからのクロック
入力およびカウンタ８からの信号に基づき前述した第−
乃至弟子のスイッチ２カウンタ８．論理回路９を制御す
る制御回路７とを有している。しかも、この制御回路７
は入力電圧とリファレンス電圧の差電圧を作り、その差
電圧によって出力のＭＳＢを決定するとともに、積分法
により残りの（Ｎ−１）ビットのＡ／Ｄ変換を行うよう
に制御する。
第２図は第１図における増幅器の出力特性図である。
第２図に示すように、クロック周期をＴ、Ａ／Ｄ変換回
路の出力をＮピッＩ−（Ｎ；整数）、カウンタ８をアッ
プカウンタとした時の動作は、最初にスイッチ１２．１
３をＯＮ、第一の容量素子１１に入力電圧とリファレン
ス電圧（入力最大電圧の１／２）の差を供給する。次に
、スイッチ１２．１３をＯＦＦ、スイッチ５，１５，１
６゜１９をＯＮにして、コンパレータ２により出力のＭ
ＳＢを決定する。その値によりスイッチ１４〜１７を制
御し、バッファアンプの出力が負になるようにして（ス
イッチ５はＯＮ、スイッチ６は０ＦＦ）スイッチ１８を
ＯＮにし、カウンタ８が２ Ｎ−１カウントするまで積
分（充電）を行う。次に、スイッチ５をＯＦＦ、スイッ
チ６をＯＮにして積分（放電）を行い、増幅器１の出力
が接地電位をよこぎる時をコンパレータ２により判断し
、カウンタ８を止めるように制御回路７で制御する。
路の出力をＮピッＩ−（Ｎ；整数）、カウンタ８をアッ
プカウンタとした時の動作は、最初にスイッチ１２．１
３をＯＮ、第一の容量素子１１に入力電圧とリファレン
ス電圧（入力最大電圧の１／２）の差を供給する。次に
、スイッチ１２．１３をＯＦＦ、スイッチ５，１５，１
６゜１９をＯＮにして、コンパレータ２により出力のＭ
ＳＢを決定する。その値によりスイッチ１４〜１７を制
御し、バッファアンプの出力が負になるようにして（ス
イッチ５はＯＮ、スイッチ６は０ＦＦ）スイッチ１８を
ＯＮにし、カウンタ８が２ Ｎ−１カウントするまで積
分（充電）を行う。次に、スイッチ５をＯＦＦ、スイッ
チ６をＯＮにして積分（放電）を行い、増幅器１の出力
が接地電位をよこぎる時をコンパレータ２により判断し
、カウンタ８を止めるように制御回路７で制御する。
しかる後、論理回路９によりＡ／Ｄ変換の出力とし、て
ＭＳＢが“１″の時はカウンタ８の出力をそのまま出力
し、ＭＳＢが“０”の時はカウンタ８の出力の反転した
ものを出力する。
ＭＳＢが“１″の時はカウンタ８の出力をそのまま出力
し、ＭＳＢが“０”の時はカウンタ８の出力の反転した
ものを出力する。
これによれば、従来の積分型Ａ／Ｄ変換回路が最高入力
時２ＮｘＴ×２の変換時間が必要であったのに比べ、本
実施例の回路では、最高入力時２ Ｎ−Ｉ Ｘ Ｔ×２
の変換時間になり、２倍の変換速度（半分の変換時間）
となる。
時２ＮｘＴ×２の変換時間が必要であったのに比べ、本
実施例の回路では、最高入力時２ Ｎ−Ｉ Ｘ Ｔ×２
の変換時間になり、２倍の変換速度（半分の変換時間）
となる。
第３図は第１図に示すＡ／Ｄ変換回路の具体的構成図で
ある。
ある。
第３図に示すように、かかる具体例は各スイッチをＭＯ
Ｓ−ＦＥＴからなるトランスファゲートにより実現し、
バッファアンプ１０に増１［器１０Ａを用い、制御回路
７からの制御線にインバータ１１〜■６を用い、また論
理回路９にＥＸ−ＮＯＲゲー）９Ａ〜９Ｎを用いて構成
したものである。
Ｓ−ＦＥＴからなるトランスファゲートにより実現し、
バッファアンプ１０に増１［器１０Ａを用い、制御回路
７からの制御線にインバータ１１〜■６を用い、また論
理回路９にＥＸ−ＮＯＲゲー）９Ａ〜９Ｎを用いて構成
したものである。
この具体例では、第１図におけるスイッチ５゜６．１２
〜１９と、バッファアンプ１０と、論理回路９とをトラ
ンスファーゲート、インバータや増幅器およびＥＸ−Ｎ
ＯＲゲート等により構成することにより、０ＭＯ８−Ｌ
ＳＩにおいても変換時間を短かく出来、第二の容量素子
４を小さく出来るという利点がある。
〜１９と、バッファアンプ１０と、論理回路９とをトラ
ンスファーゲート、インバータや増幅器およびＥＸ−Ｎ
ＯＲゲート等により構成することにより、０ＭＯ８−Ｌ
ＳＩにおいても変換時間を短かく出来、第二の容量素子
４を小さく出来るという利点がある。
以上説明したように、本発明のＡ／Ｄ変換回路は、増幅
器、コンパレータ、抵抗、容量スイッチ、制御回路、カ
ウンタ、バッファアンプ、論理回路から成り、入力電圧
とリファレンス電圧（入力最大電圧の１／２）の差電圧
によりＭＳＢを判定し、残りの（Ｎ−１）ビットを積分
によりＡ／Ｄ変換するように制御することにより、変換
時間を従来の半分にできるという効果がある。また、変
換時間が短かくなることにより、積分用の容量を小さく
出来るという効果も有する。更に、リファレンス電圧は
従来と違って入力電圧と同極であるため、従来よりも電
源電圧の範囲を小さく出来るという効果がある。
器、コンパレータ、抵抗、容量スイッチ、制御回路、カ
ウンタ、バッファアンプ、論理回路から成り、入力電圧
とリファレンス電圧（入力最大電圧の１／２）の差電圧
によりＭＳＢを判定し、残りの（Ｎ−１）ビットを積分
によりＡ／Ｄ変換するように制御することにより、変換
時間を従来の半分にできるという効果がある。また、変
換時間が短かくなることにより、積分用の容量を小さく
出来るという効果も有する。更に、リファレンス電圧は
従来と違って入力電圧と同極であるため、従来よりも電
源電圧の範囲を小さく出来るという効果がある。
第１図は本発明の一実施例を説明するためのＡ／Ｄ変換
回路の原理的構成図、第２図は第１図における増幅器の
出力特性図、第３図は第１図に示すＡ／Ｄ変換回路の具
体的構成図、第４図は従来の一例を示す積分型Ａ／Ｄ変
換回路図、第５図は第４図における増幅器の出力特性図
である。 １・・・・・・増４１１器（ＡＭＰ）、２・・・・・・
コンパレータ（ＣＯＭＰ）、３・・・・・・抵抗素子、
４，１１・・・・・・容量素子、５，６．１２〜１９・
・・・・・スイッチ、７・・・・・・制御回路、８・・
・・・・カウンタ、９・・・・・・論理回路、１０・・
・・・・バッファアンプ、■１〜工６・・・・・・イン
バータ。 代理人 弁理士 内 原 晋 ｔカ 窄 図 解 閉
回路の原理的構成図、第２図は第１図における増幅器の
出力特性図、第３図は第１図に示すＡ／Ｄ変換回路の具
体的構成図、第４図は従来の一例を示す積分型Ａ／Ｄ変
換回路図、第５図は第４図における増幅器の出力特性図
である。 １・・・・・・増４１１器（ＡＭＰ）、２・・・・・・
コンパレータ（ＣＯＭＰ）、３・・・・・・抵抗素子、
４，１１・・・・・・容量素子、５，６．１２〜１９・
・・・・・スイッチ、７・・・・・・制御回路、８・・
・・・・カウンタ、９・・・・・・論理回路、１０・・
・・・・バッファアンプ、■１〜工６・・・・・・イン
バータ。 代理人 弁理士 内 原 晋 ｔカ 窄 図 解 閉
Claims (1)
- 【特許請求の範囲】 １、入力電圧と前記入力電圧の最大電圧の１／２を有す
るリファレンス電圧の差分を得るための第一の容量素子
および比較器からなる差分回路と、前記差分により出力
のＭＳＢと前記ＭＳＢより小さい（Ｎ−１）ビットを積
分方式でＡ／Ｄ変換する抵抗素子、増幅器および第二の
容量素子からなる変換部と、前記積分方式でＡ／Ｄ変換
するための切換および制御を行うための複数のスイッチ
および制御回路と、前記制御回路からのデータをカウン
トするカウンタと、前記ＭＳＢの値により前記カウンタ
の出力を反転させＡ／Ｄ変換出力を得る論理回路とを有
することを特徴とするＡ／Ｄ変換回路。 ２、入力端子に一端が接続された第一のスイッチと、リ
ファレンス端子に一端が接続された第二および第三のス
イッチと、一端が前記第一のスイッチの他端に接続され
且つ他端が前記第二のスイッチの他端に接続された第一
の容量素子と、前記第一のスイッチおよび第一の容量素
子の接続点に一端が接続された第四および第五のスイッ
チと、前記第二のスイッチおよび前記第一の容量素子の
接続点に一端が接続された第六および第七のスイッチと
、前記第四および第七のスイッチの他端が接地され且つ
前記第五および第六のスイッチの他端が接続されたその
接続点に一端が接続された第八のスイッチと、入力側が
前記第三および第八のスイッチの他端に接続されたバッ
ファアンプと、前記バッファアンプの出力に一端が接続
された抵抗素子および第九のスイッチと、前記抵抗素子
の他端に（−）入力が接続され且つ（＋）入力を接地し
た増幅器と、前記増幅器の（−）入力および出力間に接
続された第二の容量素子と、一端が前記増幅器の出力に
接続され且つ他端が前記第九のスイッチの他端に接続さ
れた第十のスイッチと、（−）入力が前記第九および第
十のスイッチの接続点に接続され且つ（＋）入力が接地
されたコンパレータと、出力端子に出力側が接続された
論理回路と、出力側が前記論理回路の入力側に接続され
た（Ｎ−１）ビット並列出力のカウンタ（Ｎ；整数）と
、前記コンパレータの出力とクロック端子からのクロッ
ク入力およびカウンタからの信号に基づき前記第一乃至
第十のスイッチと前記カウンタおよび前記論理回路を制
御し且つ前記入力電圧および前記リファレンス電圧の差
電圧により出力のＭＳＢを決定するとともに積分法によ
り残りの（Ｎ−１）ビットのＡ／Ｄ変換を行うように制
御する制御回路とを有することを特徴とするＡ／Ｄ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21553590A JPH0497621A (ja) | 1990-08-15 | 1990-08-15 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21553590A JPH0497621A (ja) | 1990-08-15 | 1990-08-15 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497621A true JPH0497621A (ja) | 1992-03-30 |
Family
ID=16674039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21553590A Pending JPH0497621A (ja) | 1990-08-15 | 1990-08-15 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0497621A (ja) |
-
1990
- 1990-08-15 JP JP21553590A patent/JPH0497621A/ja active Pending
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