JPH0498859A - 半導体集積回路のチップケース - Google Patents

半導体集積回路のチップケース

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Publication number
JPH0498859A
JPH0498859A JP2216795A JP21679590A JPH0498859A JP H0498859 A JPH0498859 A JP H0498859A JP 2216795 A JP2216795 A JP 2216795A JP 21679590 A JP21679590 A JP 21679590A JP H0498859 A JPH0498859 A JP H0498859A
Authority
JP
Japan
Prior art keywords
wiring
case
printed board
chip case
chip
Prior art date
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Pending
Application number
JP2216795A
Other languages
English (en)
Inventor
Tatsuya Ogasawara
達也 小笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0498859A publication Critical patent/JPH0498859A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模集積回路のチップケースの構造に関する
。
〔従来の技術〕
従来、この種の大規模集積回路のチップケースにおける
未使用の外部入力端子は、チップの補強用電源丈たはグ
ランドとして使用するか、あるいは電気的に未接続とな
っていた。このようなチップケースを実装するプリント
基板においては、第２図（ｂ）に示すように、未使用外
部端子１７ａ。
１７ｂ間は直接に接続せず、迂回させた配線パターン１
８によって接続していた。
〔発明が解決しようとする課題〕
上述した従来の大規模集積回路のチップケースでは、プ
リント基板上に実装する時、たとえ未使用の外部端子で
も、スルーホールあるいはパッドを設けなければならな
いため、そのスルーホールやパッドがプリント基板上の
配線に影響を与えてしまう欠点がある。
〔課題を解決するための手段〕
本発明の半導体集積回路のチップケースは、チップケー
ス本体の内部にて使用しない外部入出力端子とつながる
ケースリード間を電気的に接続し、前記チップケース本
体のプリント基板への実装時にプリント基板配線として
用いるようにしたことを特徴とする特 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の斜視図、第２図（ａ）は本
実施例のチップケースを７リント基板上に搭載した時の
配線図である。
本実施例は集積回路チップケース１の内部にて半導体基
板（チップ）３とは接続しない未使用の外部入出力端子
とつながらケースリード２ａ、２ｂ間を電気的に接続し
てなっている。
即ち、プリント基板上の未使用外部端子７につながる集
積回路チップケース１内の、ケースリード２ａ、２ｂ間
をボンディングワイヤ５で接続し、プリント基板上の配
線パターン８の一方を未使用外部端子７ａに、もう一方
を７ｂにそれぞれ接続することにより、配線パターン８
の最短接続ができ、かつこれをプリント基板配線に利用
することによって集積回路周辺の部分的配線集中を緩和
することが可能となる。
〔発明の効果〕
以上説明したように本発明は、大規模集Ｗｔ回路のチッ
プケース内部で、未使用外部端子間を接続し、その外部
端子をプリント基板上での配線に利用することにより、
部分的チャネルネックを緩和でき、基板層数を出来る限
り抑え、安価なプリント基板を実現出来る効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の斜視図、第２図（ａ）は本
実施例の集積回路チップケースをプリント基板上に搭載
した時の配線図、第２図＜ｂ）は従来のチップケースを
搭載した時の配線図である。

Claims (1)

    【特許請求の範囲】
  1. 　チップケース本体の内部にて使用しない外部入出力端
    子とつながるケースリード間を電気的に接続し、前記チ
    ップケース本体のプリント基板への実装時にプリント基
    板配線として用いるようにしたことを特徴とする半導体
    集積回路のチップケース。
JP2216795A 1990-08-17 1990-08-17 半導体集積回路のチップケース Pending JPH0498859A (ja)

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