JPH0499028A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0499028A JPH0499028A JP20875190A JP20875190A JPH0499028A JP H0499028 A JPH0499028 A JP H0499028A JP 20875190 A JP20875190 A JP 20875190A JP 20875190 A JP20875190 A JP 20875190A JP H0499028 A JPH0499028 A JP H0499028A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置の製造方法、特に素子間分離領域の
形成方法に関し、 ＬＯＣＯ８法を用いて素子間分離酸化膜を形成する際の
バーズビークを極力小さく抑えて、素子配設密度の低下
を防止し、ＭＯ８ＩＣ等の半導体装置の集積度を向上せ
しめることを目的とし、半導体基板上に、該半導体基板
の素子形成領域上を選択的に覆う耐酸化膜パターンを形
成する工程と、該耐酸化膜パターン上を覆って該半導体
基板上に多結晶シリコン層を形成する工程と、該耐酸化
膜パターンの上面より上部にある多結晶シリコン層を選
択的に除去する工程と、該多結晶シリコン層と該耐酸化
膜パターンを有する半導体基板上に、該耐酸化膜パター
ンの全面とその周辺近傍部の多結晶シリコン層を所定の
幅で表出する開孔を有するレジスト膜を形成する工程と
、該レジスト膜の開孔を介し、該開孔内に表出する該耐
酸化膜パターン及びその周辺近傍の多結晶シリコン層に
炭素をイオン注入し、該多結晶シリコン層の該耐酸化膜
パターンの周辺近傍の領域に炭素イオン注入領域を形成
する工程と、該レジスト膜を除去した後、熱処理により
該多結晶シリコン層の該炭素注入領域に選択的に炭化珪
素層を形成せしめる工程と、該耐酸化膜パターンをマス
クにして該多結晶シリコン層及び該炭化珪素層を選択的
に酸化し、該素子形成領域の周囲に、該炭化珪素層によ
ってバーズビークの成長が抑えられた素子間分離用酸化
膜を形成する工程を含み構成される。
形成方法に関し、 ＬＯＣＯ８法を用いて素子間分離酸化膜を形成する際の
バーズビークを極力小さく抑えて、素子配設密度の低下
を防止し、ＭＯ８ＩＣ等の半導体装置の集積度を向上せ
しめることを目的とし、半導体基板上に、該半導体基板
の素子形成領域上を選択的に覆う耐酸化膜パターンを形
成する工程と、該耐酸化膜パターン上を覆って該半導体
基板上に多結晶シリコン層を形成する工程と、該耐酸化
膜パターンの上面より上部にある多結晶シリコン層を選
択的に除去する工程と、該多結晶シリコン層と該耐酸化
膜パターンを有する半導体基板上に、該耐酸化膜パター
ンの全面とその周辺近傍部の多結晶シリコン層を所定の
幅で表出する開孔を有するレジスト膜を形成する工程と
、該レジスト膜の開孔を介し、該開孔内に表出する該耐
酸化膜パターン及びその周辺近傍の多結晶シリコン層に
炭素をイオン注入し、該多結晶シリコン層の該耐酸化膜
パターンの周辺近傍の領域に炭素イオン注入領域を形成
する工程と、該レジスト膜を除去した後、熱処理により
該多結晶シリコン層の該炭素注入領域に選択的に炭化珪
素層を形成せしめる工程と、該耐酸化膜パターンをマス
クにして該多結晶シリコン層及び該炭化珪素層を選択的
に酸化し、該素子形成領域の周囲に、該炭化珪素層によ
ってバーズビークの成長が抑えられた素子間分離用酸化
膜を形成する工程を含み構成される。
本発明は半導体装置の製造方法、特に素子間分離領域の
形成方法に関する。
形成方法に関する。
ＬＳＩ等の半導体ＩＣの一層の高密度・高集積化を進め
るうえに、それに配設される半導体素子の微細化のみで
な（、素子間分離領域の幅を縮小することも必要になっ
てきている。
るうえに、それに配設される半導体素子の微細化のみで
な（、素子間分離領域の幅を縮小することも必要になっ
てきている。
従来、ＬＳＩ等のＭＯ８ＩＣにおいて、素子間分離に用
いられる絶縁膜は、ＬＯＣＯ８法と通称される選択酸化
法によって形成されていた。
いられる絶縁膜は、ＬＯＣＯ８法と通称される選択酸化
法によって形成されていた。
このＬＯＣＯ８法は、第３図（ａ）に示すように半導体
基板５１上に下敷き酸化膜５２を形成した後、この半導
体基板５１上に、上記下敷き酸化膜５２を介して素子形
成領域５３上を選択的に覆う窒化シリコン（Ｓｉ３Ｎ、
）等の耐酸化膜パターン５４を形成し、次いで、前記耐
酸化膜パターン５４をマスクにして半導体基板面の選択
酸化を行い、第３図（ｂ）に示すように、前記耐酸化膜
パターン５４に覆われない素子形成領域５３の周囲に、
選択的に厚い素子間分離用酸化膜５５を形成する方法で
る。
基板５１上に下敷き酸化膜５２を形成した後、この半導
体基板５１上に、上記下敷き酸化膜５２を介して素子形
成領域５３上を選択的に覆う窒化シリコン（Ｓｉ３Ｎ、
）等の耐酸化膜パターン５４を形成し、次いで、前記耐
酸化膜パターン５４をマスクにして半導体基板面の選択
酸化を行い、第３図（ｂ）に示すように、前記耐酸化膜
パターン５４に覆われない素子形成領域５３の周囲に、
選択的に厚い素子間分離用酸化膜５５を形成する方法で
る。
しかし上記従来のＬＯＣＯ８法によると、第３図（ｂ）
に示されるように、選択酸化に際し、素子間分離酸化膜
５５の縁部には、耐酸化膜パターン５４の下部に食い込
んでその厚さの１７２程度の広い幅のバーズビーク部５
６が形成されるために、第３図（Ｃ）に示すように耐酸
化膜パターン５４及びその下部の下敷き酸化膜５２を除
去して形成される最終素子形成領域５７は、耐酸化膜パ
ターン５４で覆った当初の素子形成領域５３の面積に比
べて前記バーズビーク５６の分だけ小さくなってしまう
。そのため素子機能を損なわないように最終素子形成領
域５７の面積を所定の広さに確保しようとする場合、当
初予定する素子形成領域５３の面積は前記バーズビーク
５６の幅に相当する分広く確保する必要があり、その分
、素子形成密度が低下して集積度の向上が制限されると
いう問題があった。
に示されるように、選択酸化に際し、素子間分離酸化膜
５５の縁部には、耐酸化膜パターン５４の下部に食い込
んでその厚さの１７２程度の広い幅のバーズビーク部５
６が形成されるために、第３図（Ｃ）に示すように耐酸
化膜パターン５４及びその下部の下敷き酸化膜５２を除
去して形成される最終素子形成領域５７は、耐酸化膜パ
ターン５４で覆った当初の素子形成領域５３の面積に比
べて前記バーズビーク５６の分だけ小さくなってしまう
。そのため素子機能を損なわないように最終素子形成領
域５７の面積を所定の広さに確保しようとする場合、当
初予定する素子形成領域５３の面積は前記バーズビーク
５６の幅に相当する分広く確保する必要があり、その分
、素子形成密度が低下して集積度の向上が制限されると
いう問題があった。
そこで本発明は、ＬＯＣＯ８法を用いて素子間分離用酸
化膜を形成する際のバーズビークを極力小さく抑えて、
素子配設密度の低下を防止し、ＭＯ８ＩＣ等の半導体装
置の集積度を向上せしめることを目的とする。
化膜を形成する際のバーズビークを極力小さく抑えて、
素子配設密度の低下を防止し、ＭＯ８ＩＣ等の半導体装
置の集積度を向上せしめることを目的とする。
上記課題は、半導体基板上に、該半導体基板の素子形成
領域上を選択的に覆う耐酸化膜パターンを形成する工程
と、該耐酸化膜パターン上を覆って該半導体基板上に多
結晶シリコン層を形成する工程と、該耐酸化膜パターン
の上面より上部にある多結晶シリコン層を選択的に除去
する工程と、該多結晶シリコン層と該耐酸化膜パターン
を有する半導体基板上に、該耐酸化膜パターンの全面と
その周辺近傍部の多結晶シリコン層を所定の幅で表出す
る開孔を有するレジスト膜を形成する工程と、該レジス
ト膜の開孔を介し、該開孔内に表出する該耐酸化膜パタ
ーン及びその周辺近傍の多結晶シリコン層に炭素をイオ
ン注入し、該多結晶シリコン層の該耐酸化膜パターンの
周辺近傍の領域に炭素イオン注入領域を形成する工程と
、該レジスト膜を除去した後、熱処理により該多結晶シ
リコン層の該炭素注入領域に選択的に炭化珪素層を形成
せしめる工程と、該耐酸化膜パターンをマスクにして該
多結晶シリコン層及び該炭化珪素層を選択的に酸化し、
該素子形成領域の周囲に、該炭化珪素層によってバーズ
ビークの成長が抑えられた素子間分離用酸化膜を形成す
る工程を含む、本発明による半導体装置の製造方法によ
って解決される。
領域上を選択的に覆う耐酸化膜パターンを形成する工程
と、該耐酸化膜パターン上を覆って該半導体基板上に多
結晶シリコン層を形成する工程と、該耐酸化膜パターン
の上面より上部にある多結晶シリコン層を選択的に除去
する工程と、該多結晶シリコン層と該耐酸化膜パターン
を有する半導体基板上に、該耐酸化膜パターンの全面と
その周辺近傍部の多結晶シリコン層を所定の幅で表出す
る開孔を有するレジスト膜を形成する工程と、該レジス
ト膜の開孔を介し、該開孔内に表出する該耐酸化膜パタ
ーン及びその周辺近傍の多結晶シリコン層に炭素をイオ
ン注入し、該多結晶シリコン層の該耐酸化膜パターンの
周辺近傍の領域に炭素イオン注入領域を形成する工程と
、該レジスト膜を除去した後、熱処理により該多結晶シ
リコン層の該炭素注入領域に選択的に炭化珪素層を形成
せしめる工程と、該耐酸化膜パターンをマスクにして該
多結晶シリコン層及び該炭化珪素層を選択的に酸化し、
該素子形成領域の周囲に、該炭化珪素層によってバーズ
ビークの成長が抑えられた素子間分離用酸化膜を形成す
る工程を含む、本発明による半導体装置の製造方法によ
って解決される。
即ち本発明の方法においては、素子形成領域上を選択的
に覆う耐酸化膜パターンの周囲に選択的に形成した多結
晶シリコン層を主として選択酸化することによって素子
間分離用酸化膜を形成する。
に覆う耐酸化膜パターンの周囲に選択的に形成した多結
晶シリコン層を主として選択酸化することによって素子
間分離用酸化膜を形成する。
従って、耐酸化膜パターン端部下の半導体基板が酸化性
雰囲気に触れるのは多結晶シリコン層の酸化がほぼ完了
する時点からである。更にまた、本発明の方法において
は耐酸化膜パターンの端部近傍の多結晶シリコン層には
選択的に炭素がイオン注入されてその部分に多結晶シリ
コンに比べて酸化レートが１／１０程度と極めて遅い炭
化珪素層が形成されるので、他領域の多結晶シリコン層
が底部まで完全に酸化された時点でまだ上記耐酸化膜パ
ターンの端部近傍領域には上記炭化珪素層が残留し、こ
れによって上記耐酸化膜パターンの端部下の半導体基板
面は酸化性雰囲気から遮断されている。そのため選択酸
化が多少過剰になっても、上記耐酸化膜パターンの端部
下の半導体基板面が酸化性雰囲気に触れることがなく、
従ってその部分にバーズビーク状に基板面の酸化が進行
することは防止され、選択酸化による素子形成領域面積
の縮小を殆ど皆無にすることができる。
雰囲気に触れるのは多結晶シリコン層の酸化がほぼ完了
する時点からである。更にまた、本発明の方法において
は耐酸化膜パターンの端部近傍の多結晶シリコン層には
選択的に炭素がイオン注入されてその部分に多結晶シリ
コンに比べて酸化レートが１／１０程度と極めて遅い炭
化珪素層が形成されるので、他領域の多結晶シリコン層
が底部まで完全に酸化された時点でまだ上記耐酸化膜パ
ターンの端部近傍領域には上記炭化珪素層が残留し、こ
れによって上記耐酸化膜パターンの端部下の半導体基板
面は酸化性雰囲気から遮断されている。そのため選択酸
化が多少過剰になっても、上記耐酸化膜パターンの端部
下の半導体基板面が酸化性雰囲気に触れることがなく、
従ってその部分にバーズビーク状に基板面の酸化が進行
することは防止され、選択酸化による素子形成領域面積
の縮小を殆ど皆無にすることができる。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）〜（社）は本発明の方法の一実施例の工程
断面図で、第２図（ａ）〜（ｂ）は本発明の方法の他の
実施例の工程断面図である。
断面図で、第２図（ａ）〜（ｂ）は本発明の方法の他の
実施例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａ）参照
本発明の方法により素子間分離がなされたＭＯ８型半導
体装置を形成するに際しては、例えばｐ型シリコン（Ｓ
ｉ）基板−１上に、耐酸化膜となる厚さ３０００人程度
０窒化シリコン（ＳｉｓＮａ）膜を気相成長する工程と
、この５ｌｓＮ４膜を通常のフォトリソグラフィ技術を
用いてパターンする工程を経て、素子形成領域２上を選
択的に覆う厚さ３０００人程度０窒ｉｓＮ４膜パターン
３を形成する。
体装置を形成するに際しては、例えばｐ型シリコン（Ｓ
ｉ）基板−１上に、耐酸化膜となる厚さ３０００人程度
０窒化シリコン（ＳｉｓＮａ）膜を気相成長する工程と
、この５ｌｓＮ４膜を通常のフォトリソグラフィ技術を
用いてパターンする工程を経て、素子形成領域２上を選
択的に覆う厚さ３０００人程度０窒ｉｓＮ４膜パターン
３を形成する。
第１図（ｂ）参照
次いで、上記５ｉｓＮａ膜パターン３を有するＳｉ基板
ｌ上に厚さ３０００人程度０窒結晶Ｓｉ層４を形成する
。
ｌ上に厚さ３０００人程度０窒結晶Ｓｉ層４を形成する
。
第１図（Ｃ）参照
次いでこの多結晶Ｓｉ層４が形成された基板上に第１の
レジスト膜５を上面が平坦になる厚さ（例えば２μｍ程
度）に塗布する。
レジスト膜５を上面が平坦になる厚さ（例えば２μｍ程
度）に塗布する。
第１図ｆｄ）参照
次いで、レジストとＳｉとのエツチングレートがほぼ等
しくなるようなドライエツチング手段、例えば弗素系の
ガスＣ５Ｆｓによるプラズマエツチングにより、５ｊｓ
Ｎ４膜パターン３の上面が表出するまで全面エツチング
を施し、５ｉｓＮａ膜パターン３の周辺部に５ｉＪｉ膜
パターン３とほぼ等しい厚さに選択的に多結晶Ｓｔ層４
を残留形成させる、次いで残留する第１のレジスト膜５
を除去する。
しくなるようなドライエツチング手段、例えば弗素系の
ガスＣ５Ｆｓによるプラズマエツチングにより、５ｊｓ
Ｎ４膜パターン３の上面が表出するまで全面エツチング
を施し、５ｉｓＮａ膜パターン３の周辺部に５ｉＪｉ膜
パターン３とほぼ等しい厚さに選択的に多結晶Ｓｔ層４
を残留形成させる、次いで残留する第１のレジスト膜５
を除去する。
第１図（ｅ）参照
次いで、通常のフォトプロセスにより上記基板上に、５
ｉｓＮｉ膜パターン３と、その縁部に接する多結晶Ｓｉ
層４を例えば３０００〜５０００人程度の幅で表出する
開孔７を有する厚さＩμｍ程度の第２のレジスト膜６を
形成し、このレジスト膜６をマスクにしレジスト膜６の
開孔７内に表出する５ｉｓＮ＜膜パターン３及びそれに
接する多結晶Ｓｉ層４の端部領域に選択的に、炭素（Ｃ
＋）を、例えば、加速エネルギ一二１６０〜１８０ Ｋ
ｅＶ、ドーズ量： Ｉ Ｘｌ０１５〜Ｉ Ｘ １０”ｃ
ｍ−’程度の条件でイオン注入する。
ｉｓＮｉ膜パターン３と、その縁部に接する多結晶Ｓｉ
層４を例えば３０００〜５０００人程度の幅で表出する
開孔７を有する厚さＩμｍ程度の第２のレジスト膜６を
形成し、このレジスト膜６をマスクにしレジスト膜６の
開孔７内に表出する５ｉｓＮ＜膜パターン３及びそれに
接する多結晶Ｓｉ層４の端部領域に選択的に、炭素（Ｃ
＋）を、例えば、加速エネルギ一二１６０〜１８０ Ｋ
ｅＶ、ドーズ量： Ｉ Ｘｌ０１５〜Ｉ Ｘ １０”ｃ
ｍ−’程度の条件でイオン注入する。
これにより５ｉｓＮ４膜パタ一ン３周囲の近傍部に、５
ｉｓＮ、膜パターン３側端部が５ｊＪ４膜パタ一ン３第
１図げ）参照 次いで、レジスト膜６を除去した後、窒素（Ｎ２）中に
おいて１０００〜１１００℃で３０分程度アニール処理
を行い、前記多結晶Ｓｉ層の炭素（Ｃ＋）注入領域のＳ
ｉとＣを反応させて炭化珪素（ＳｉＣ）層８とする。
ｉｓＮ、膜パターン３側端部が５ｊＪ４膜パタ一ン３第
１図げ）参照 次いで、レジスト膜６を除去した後、窒素（Ｎ２）中に
おいて１０００〜１１００℃で３０分程度アニール処理
を行い、前記多結晶Ｓｉ層の炭素（Ｃ＋）注入領域のＳ
ｉとＣを反応させて炭化珪素（ＳｉＣ）層８とする。
第１図（ｇ）参照
次いで、通常通り５ｉｓＮ４膜パターン３をマスクにし
、１０００℃程度の温度でウェット酸素を用い選択酸化
を行い、多結晶Ｓｉ層４を底部まで酸化して厚さ６００
０人程度０素子間分離用酸化膜９を形成する。この際、
多結晶Ｓｉ端部のＳｉＣ層８は上面部に６００〜１００
０人程度の厚さの酸化シリコン（ＳｉＯ□）膜１０が形
成された状態で残留する。そのためＳｉ、Ｎ。
、１０００℃程度の温度でウェット酸素を用い選択酸化
を行い、多結晶Ｓｉ層４を底部まで酸化して厚さ６００
０人程度０素子間分離用酸化膜９を形成する。この際、
多結晶Ｓｉ端部のＳｉＣ層８は上面部に６００〜１００
０人程度の厚さの酸化シリコン（ＳｉＯ□）膜１０が形
成された状態で残留する。そのためＳｉ、Ｎ。
膜パターン３の縁部下のＳｉ基板１面は上記ウェット酸
素に触れないので、そこにバーズビーク状に酸化膜が侵
入形成されることはない。
素に触れないので、そこにバーズビーク状に酸化膜が侵
入形成されることはない。
第１図（ｈ）参照
次いで、５ｉｓＮ４膜パターン３を燐酸煮沸処理等によ
り除去した後、表出された素子形成領域２に通常のＭＯ
Ｓプロセスにより、ゲート酸化膜１１、ゲート電極１２
、ｎ＋＋ソース領域１３、ｎ＋型トドレイン領域１４り
なるｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）が形
成される。
り除去した後、表出された素子形成領域２に通常のＭＯ
Ｓプロセスにより、ゲート酸化膜１１、ゲート電極１２
、ｎ＋＋ソース領域１３、ｎ＋型トドレイン領域１４り
なるｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）が形
成される。
本発明の方法は以下に示す他の実施例のように行うこと
もできる。
もできる。
第２図（ａ）参照
即ち、前記実施例同様にＳｉ基板ｌの素子形成領域２上
に厚さ３０００人程度０ＳｉＪ４膜パターン３を形成し
、この基板上に厚さ３０００人程度０Ｓ結晶Ｓｉ層４を
形成した後、この基板上に第１のレジスト膜１５を上面
が平坦になる厚さに塗布形成し、酸素（０２）プラズマ
等によりこのレジスト膜１５を、Ｓｉ３Ｎ４膜パターン
３上の多結晶Ｓｉ層４面が表出するまで全面エツチング
する。ここで、Ｓｉ、Ｎｉ膜パターン３の周辺部に形成
される多結晶Ｓｉ層４の凹部には選択的に第１のレジス
ト膜１５が残留形成される。
に厚さ３０００人程度０ＳｉＪ４膜パターン３を形成し
、この基板上に厚さ３０００人程度０Ｓ結晶Ｓｉ層４を
形成した後、この基板上に第１のレジスト膜１５を上面
が平坦になる厚さに塗布形成し、酸素（０２）プラズマ
等によりこのレジスト膜１５を、Ｓｉ３Ｎ４膜パターン
３上の多結晶Ｓｉ層４面が表出するまで全面エツチング
する。ここで、Ｓｉ、Ｎｉ膜パターン３の周辺部に形成
される多結晶Ｓｉ層４の凹部には選択的に第１のレジス
ト膜１５が残留形成される。
第２図（ｂ）参照
次いで、前記第１のレジスト膜１５をマスクにし、例え
ば塩素系ガスであるＣＣｌ４等を用いるドライエツチン
グ手段により、表出する多結晶Ｓｉ層４を下部のＳｉ、
Ｎ、膜パターン３の上面が表出するまでエツチングし、
このエツチングによって形成されたレジスト膜Ｉ５の開
孔Ｉ６内に表出するＳｉ３Ｎ４膜パターン３とその縁部
に接する多結晶Ｓｉ層４の端部に、上記レジスト膜１５
をマスクにして選択的に炭素（Ｃ＋）をイオン注入する
。この際のイオンの加速エネルギーは、レジスト膜１５
が薄いので５０〜６０ＫｅＶ程度が適切である。ドーズ
量は前記実施例と同様でよい。図中、１０８は多結晶Ｓ
ｉ層のＣ＋＋入領域を示している。
ば塩素系ガスであるＣＣｌ４等を用いるドライエツチン
グ手段により、表出する多結晶Ｓｉ層４を下部のＳｉ、
Ｎ、膜パターン３の上面が表出するまでエツチングし、
このエツチングによって形成されたレジスト膜Ｉ５の開
孔Ｉ６内に表出するＳｉ３Ｎ４膜パターン３とその縁部
に接する多結晶Ｓｉ層４の端部に、上記レジスト膜１５
をマスクにして選択的に炭素（Ｃ＋）をイオン注入する
。この際のイオンの加速エネルギーは、レジスト膜１５
が薄いので５０〜６０ＫｅＶ程度が適切である。ドーズ
量は前記実施例と同様でよい。図中、１０８は多結晶Ｓ
ｉ層のＣ＋＋入領域を示している。
以後、上記レジスト膜１５を除去した後、第１図げ）以
降の前記実施例と同様な工程を経て、前記実施例同様な
素子間分離酸化膜を有するＭＯＳ）ランジスタが形成さ
れる。
降の前記実施例と同様な工程を経て、前記実施例同様な
素子間分離酸化膜を有するＭＯＳ）ランジスタが形成さ
れる。
以上説明のように本発明の方法によれば、耐酸化膜パタ
ーンをマスクにして選択酸化により素子間分離用酸化膜
を形成する際、耐酸化膜縁部下の半導体基板面が直に酸
化性雰囲気に触れることがないので、耐酸化膜パターン
の下部に素子間分離用酸化膜がバーズビーク状に侵入形
成されることがない。従って本発明によれば、上記選択
酸化による素子間分離用酸化膜の形成によって素子形成
領域が縮小されることがないので素子の配設密度を高め
ることが可能になり、ＬＳＩ等の半導体ＩＣの高集積化
がはかれる。
ーンをマスクにして選択酸化により素子間分離用酸化膜
を形成する際、耐酸化膜縁部下の半導体基板面が直に酸
化性雰囲気に触れることがないので、耐酸化膜パターン
の下部に素子間分離用酸化膜がバーズビーク状に侵入形
成されることがない。従って本発明によれば、上記選択
酸化による素子間分離用酸化膜の形成によって素子形成
領域が縮小されることがないので素子の配設密度を高め
ることが可能になり、ＬＳＩ等の半導体ＩＣの高集積化
がはかれる。
第１図（ａ）〜（ｈ）は本発明の方法の一実施例の工程
断面図、 第２図（ａ）〜（ｂ）は本発明の方法の他の実施例の工
程断面図、 第３図（ａ）〜（ｅ）は従来方法の工程断面図である。 図において、 ｌはｐ型Ｓｉ基板、 ２は素子形成領域、 ３は５ｉｓＮ４膜パターン、 ４は多結晶Ｓｉ層、 ５．１５は第１のレジスト膜、 ６は第２のレジスト膜、 ７．１６は開孔、 ８はＳｉＣ層、 ９は素子間分離用酸化膜、 １０はＳｉｎ、膜、 １１はゲート酸化膜、 １２はゲート電極、 １３はｎ＋型ソース領域、 １４はｎ＋型ドレイン領域、 １θ８は多結晶Ｓｉ層のＣ＋注入領域 を示す。 嬉１図（ｔｆ）ｌ） 不年明のη；、ｔｎ−災橙ｆｌｆｌ 工程断薗図第１図
（ｔｆ）２） 本ｆＢＡの′１５汰ｎ偕の実治夕・ｊの１祥断面図Ｙ２
図 従来乃遭／）工性断面図 第３図
断面図、 第２図（ａ）〜（ｂ）は本発明の方法の他の実施例の工
程断面図、 第３図（ａ）〜（ｅ）は従来方法の工程断面図である。 図において、 ｌはｐ型Ｓｉ基板、 ２は素子形成領域、 ３は５ｉｓＮ４膜パターン、 ４は多結晶Ｓｉ層、 ５．１５は第１のレジスト膜、 ６は第２のレジスト膜、 ７．１６は開孔、 ８はＳｉＣ層、 ９は素子間分離用酸化膜、 １０はＳｉｎ、膜、 １１はゲート酸化膜、 １２はゲート電極、 １３はｎ＋型ソース領域、 １４はｎ＋型ドレイン領域、 １θ８は多結晶Ｓｉ層のＣ＋注入領域 を示す。 嬉１図（ｔｆ）ｌ） 不年明のη；、ｔｎ−災橙ｆｌｆｌ 工程断薗図第１図
（ｔｆ）２） 本ｆＢＡの′１５汰ｎ偕の実治夕・ｊの１祥断面図Ｙ２
図 従来乃遭／）工性断面図 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、該半導体基板の素子形成領域上を
選択的に覆う耐酸化膜パターンを形成する工程と、 該耐酸化膜パターン上を覆って該半導体基板上に多結晶
シリコン層を形成する工程と、 該耐酸化膜パターンの上面より上部にある多結晶シリコ
ン層を選択的に除去する工程と、 該多結晶シリコン層と該耐酸化膜パターンを有する半導
体基板上に、該耐酸化膜パターンの全面とその周辺近傍
部の多結晶シリコン層を所定の幅で表出する開孔を有す
るレジスト膜を形成する工程と、 該レジスト膜の開孔を介し、該開孔内に表出する該耐酸
化膜パターン及びその周辺近傍の多結晶シリコン層に炭
素をイオン注入し、該多結晶シリコン層の該耐酸化膜パ
ターンの周辺近傍の領域に炭素イオン注入領域を形成す
る工程と、 該レジスト膜を除去した後、熱処理により該多結晶シリ
コン層の該炭素注入領域に選択的に炭化珪素層を形成せ
しめる工程と、 該耐酸化膜パターンをマスクにして該多結晶シリコン層
及び該炭化珪素層を選択的に酸化し、該素子形成領域の
周囲に、該炭化珪素層によってバーズビークの成長が抑
えられた素子間分離用酸化膜を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 ２、前記耐酸化膜パターンの上面より上位にある多結晶
シリコン層を選択的に除去する工程が、該耐酸化膜パタ
ーン上を覆って形成した該多結晶シリコン層上にレジス
ト膜を平坦に形成した後、該レジストと該多結晶シリコ
ンのエッチングレートのほぼ等しいドライエッチング手
段による全面エッチングにより該レジスト膜と該耐酸化
膜パターンの上面より上位にある多結晶シリコン層を該
耐酸化膜パターンの上面が表出するまで平坦にエッチン
グ除去する工程からなることを特徴とする請求項１記載
の半導体装置の製造方法。 ３、前記該耐酸化膜パターンの上面より上位にある多結
晶シリコン層を選択的に除去する工程が、該耐酸化パタ
ーン上を覆って形成した多結晶シリコン層の凹部内に選
択的にレジスト膜を埋込んだ後、該埋込みレジスト膜を
マスクにして該多結晶シリコン層を該耐酸化膜パターン
の上面が表出するまで選択的にエッチング除去する工程
からなることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20875190A JPH0499028A (ja) | 1990-08-06 | 1990-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20875190A JPH0499028A (ja) | 1990-08-06 | 1990-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499028A true JPH0499028A (ja) | 1992-03-31 |
Family
ID=16561480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20875190A Pending JPH0499028A (ja) | 1990-08-06 | 1990-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706757A (en) * | 1993-08-06 | 1998-01-13 | Nippondenso Co., Ltd. | Indicating instrument |
-
1990
- 1990-08-06 JP JP20875190A patent/JPH0499028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706757A (en) * | 1993-08-06 | 1998-01-13 | Nippondenso Co., Ltd. | Indicating instrument |
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