JPH0499033A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Publication number
JPH0499033A
JPH0499033A JP2208940A JP20894090A JPH0499033A JP H0499033 A JPH0499033 A JP H0499033A JP 2208940 A JP2208940 A JP 2208940A JP 20894090 A JP20894090 A JP 20894090A JP H0499033 A JPH0499033 A JP H0499033A
Authority
JP
Japan
Prior art keywords
metal film
film layer
bump electrode
multilayer metal
semiconductor device
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Pending
Application number
JP2208940A
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English (en)
Inventor
Hiroshi Nakatani
宏 中谷
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Publication of JPH0499033A publication Critical patent/JPH0499033A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に於けるバンプ電極構造と、その
製造方法に関する。
〔従来の技術〕
従来技術に於ては、該第１のバンプ電極形成後該第１の
複層金属膜層、すなわち、Ｏｒ、Ｔｉ等の密着性金属膜
及びＯｕ、Ｎｉ、Ｐｄ、Ｐｔ等の拡散バリア金属膜及び
、Ａｕ等の保護膜をエツチングしており、この工程に於
て、エツチング液が電極パッドへ浸入する問題、及び、
該第１の複層金属膜層のサイドエッチにより、該第１の
ノくンプ電極の密着強度低下をもたらすといった問題が
ある。
〔発明が解決しようとする課題〕
本発明は、この様な問題点を解決するもので、その目的
とするところは、該第１の複層金属層を７オトエツチ方
法を用いるかもしくは異方性ドライエッチ方法を用いる
ことにより該第１のバンプ金属形成時に於ける該第１の
バンブ電極との接触領域よりも外に残すことにより、前
述の問題の解消を提供することにある。
〔冥施例〕
以下、本発明について笑施例に基づき詳細に説明する。
第１図は本発明の半導体装置であるバンプ電極構造上面
図を示す。
第２図は、第１図に於けるバンプ電極断面図を示す。図
に示す様に、該第１の複層金属膜層の平面形状が、該第
１のバンプ電極平面形状と同形状であり、且つ、該第１
の複層金属膜層領域が、該第１のバンブ電極形成時の該
第１の複層金属膜層との接触領域より外側に設けられる
ことを特徴とする。
第５〜４図は、本発明の半導体装置の第１の製造方法に
於ける主要工程を示す。
第３図は、該第１のバンブ電極形成後の断面図、第４図
は、レジスト塗布後の断面図。ここで用いるレジストは
ポジタイプレジストであり、該第１の複層金属膜層と、
該第１のバンプ金属との対向する空間にレジストを充填
される事を特徴とする。第５図は、ＵｖＮ光工程の断面
図でありフォトマスクを使用せずに、全面露光をする事
を特徴とする。第６図は、現像後の断面図を示す。図に
示す様に該第１の複層金属膜層と、該第１のバンブ電極
の対向する空間層にレジストを残す事を特徴とする。
第７図は、本発明の半導体装置の第２の製造方法を示す
一実施例であり、Ａｒガスによる異方性ドライエッチ工
程中の構造断面図である。図に示す様に該第１のバンプ
電極をマスクとして、該第１の複層金属膜層をドライエ
ツチングする事を特徴とする。
第８図は、従来の半導体装置に於けるバンプ電極構造断
面であり、該第１のバンプ電極形成後該第１のバンブ電
極をマスクとして、該第１の複層金属膜層をエツチング
する為、サイドエッチの入った構造となっている。
〔発明の効果〕
上述の如く、本発明によれば、該第１の複層金属膜層を
、該第１のバンプ電極との接触領域より外側に残すこと
により、該第１の複層金属膜層エツチング時の電極パッ
ドへの進入問題及び、該第１の複層金属膜層のサイドエ
ッチによる、該第１のバンブ電極の密着強度の低下の問
題の解消をもたらすものである。
【図面の簡単な説明】
第１図は、本発明の半導体装置であるバンプ電極構造上
面図。 第２図は、第１図に於けるバンプ電極構造断面図。 第３図は、バンブ電極形成後の構造断面図。 第４図は、レジスト塗布後の構造断面図。 第５図は、露光工程に於ける構造断面図。 第６図は、現像後の構造断面図。 第７図は、異方性ドライエッチ工程中の構造断面図。 第８図は、従来の半導体装置に於けるバンプ電極構造断
面図。 １・・・・・・・・・Ａ　Ｌ　ハツト電極２・・・・・
・・・・複層金属膜層 ３・・・・・・・・・バンブ電極 ４・・・・・・・・・絶縁膜 ５・・・・・・・・・レジス ト 以 上

Claims (3)

    【特許請求の範囲】
  1. （１）半導体装置基板上に設けられた第１の絶縁膜と、
    該第１の絶縁膜上に設けられたアルミニウム電極と、該
    アルミニウム電極の上面周辺部より該第１の絶縁膜上に
    延在して設けられた第２の絶縁膜と該アルミニウム電極
    上面中央部より該第２の絶縁膜上に延在して設けられた
    第１の複層金属膜層と、該第１の複層金属膜層上に設け
    られた第１のバンプ電極から成り、該第１の複層金属膜
    層領域が、該第１のバンプ電極形成時の該第１の複層金
    属膜層との接触領域より外側に設けられ、且つ該第１の
    複層金属膜層の平面形状が該第１のバンプ電極平面形状
    と同一形状となる構造を特徴とする半導体装置。
  2. （２）半導体装置基板上に、該第１のバンプ電極形成後
    、フォトレジストを塗布する工程と、マスクを使用せず
    に全面露光を行なう事により、該第１の複層金属膜層と
    、該第１のバンプ電極との対向する空間部にレジストを
    残す工程と、該第１の複層金属膜層をエッチングする工
    程を有する事を特徴とする半導体装置の製造方法。
  3. （３）半導体装置基板上に、該第１のバンプ電極形成後
    、異方性ドライエッチ技術を用い、該第１のバンプ電極
    をマスクとして、該第１の複層金属膜層をエッチングす
    る工程を有する事を特徴とする請求項２記載の半導体装
    置の製造方法。
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