JPH0499662A - ドットプリンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ ［従来の技術］ 第４図にドツトプリンタの従来構成を示す。

図において、ドツトプリンタは駆動制御部１０とエンジ
ン部２０とからなる。駆動制御部１０は、バス１４でｆ
＃続されたＣＰＵＩＩと、駆動制御プログラム等を格納
したＲＯＭ１２と、ドッドデータとして与えられる印字
データを記憶するＲＡＭ１３等とからなり、印字データ
は図示しないホストコンピュータ等から転送される。一
方、エンジン部２０は、印字ヘッド２１（ドライバー２
２）キャリアモータ２３（ドライバー２４）０紙送りモ
ータ２５（ドライバー２６）等からなる。

ここに、文字・図形等はドツト群として印字されるが、
印字ヘッド２１のドツト数はスペース的にも電気的・熱
的容量からも、例えば１８．２４ドツトの如く制約され
、また−度に具体的印字動作させるドツト数も制約され
ている。つまり、単位時間当りに駆動可能なドツト数は
一定値内に制限されている。しなかって、ある図形等の
印字データに相当するドツト数を一度に駆動して一気に
印字するわけにはいかない。

すなわち、印字データ（ドツトデータ）の数を計数して
、単位時間当りの駆動ドツト数を一定値内に制限しなが
ら印字処理している。

具体的には、第５図に示す如く、ＲＡＭ１３の印字デー
タ領域（Ｂｕｆｆｅｒ）内に記憶されたドツトデータを
読出し、そのドツト数を計数して合計メモリ領域（Ｍｌ
）に記憶し、その値かＲＯＭ１２に記憶された単位時間
当りのドツト数（−定値）を越える場合には、再び計数
する手順を繰返す、その結果、該ドツトデータは２回、
３回に分けて印字処理か実行される。

このように、ドツトデータの計数は、上記ＣＰＵ１１　
、ＲＯＭＩ　２．ＲＡＭＩ　３の協働によりソフトウェ
ア処理によって行なわれている。

面の拡大が目覚ましいところ、単位時間当りの駆動ドツ
ト数を大幅に増大することは、上記電気的。

熱的問題から無理である。また、プリンタに求められる
機能も益々複雑化しソフトウェア処理負担も増大してい
る。

したがって、ドツト数の計数をソフトウェア処理してい
たのでは、プリンタ全体のソフトウェア処理時間に占め
る割合が益々大きくなり、結果として印字速度か低下し
、高速印字要請を涌すことかできなくなっている。

これに対して、駆動制御部１０の大容量・高速化が考え
られるか、コスト的、スペース的にその現実化は極めて
難しい。

ここに、本発明の目的は、ドツト数の計数に要するソフ
トウェア処理時間を大幅に短縮し、印字高速化を達成で
きるドツトプリンタを提供することにある。

［発明か解決しようとする課題］ ところで、文字と図形の組合せ印字等々の利用［課題を
解決するための手段］ 本発明は、プリンタの駆動制御部からの１回の書込みパ
ルスで１語長分のドツト数をハード的に瞬時に計数する
ように楕成し一前記目的を達成するものである。

すなわち、本発明は、プリンタの駆動制御部から書込ま
れた１語長を規定するｎビットのうちの印字動作すべき
ドツトに相当する“１”の数をカウントしかつカウント
値をｍビットのバイナリ−表現に変換する計数・変換回
路と、 ｌビットのバイナリ−表現とされた前回カウント値とｍ
ビットのバイナリ−表現とされた今回カウント値を加算
した和をｌビットのバイナリ−表現として出力する加算
器と、 この加算器の出力を累計カウント値としてラッチするｌ
ビットのラッチ回路と、からなるドツト数計数回路を設
けたことを特徴とする。

［作　用］ 本発明では、プリンタの駆動制御部から印字データの１
語長分をドツト数計数回路を書込む。

すると、計数・変換回路は、ｎビットのうち印字動作す
べきドツトに相当する”１”の数をカウントしかつこの
今回カウント値をｍビットのバイナリ−表現に変換して
出力する。一方、加算器は、ｍビットの今回カウント値
とｎピットのバイナリ−表現された前回カウント値とを
加算し、その和をｊビ・ｙトのバイナリ−表現として出
力する。この和は、累計カウント値としてラッチ回路に
ランチされる。引続き、次の１語長分をカウントする場
合には、この累計カウント値か前回カウント値となり加
算器に入力される。

したがって、ラッチ回路にラッチされた値を読み込めば
、駆動制御部でのソフトウェアによる計数処理を行なわ
すして、ドツト数を瞬時的に計数することかできる。ハ
ードウェアにより実行されるので、ＣＰＵ等からなる駆
動制御部のドツト計数に要されるソフトウェア処理時間
を大幅に短縮でき、印字高速化を図ることかできる。

［実施例１ 以下、本発明の一実施例を図面の簡単な説明する。

本プリンタは、第１図に示す如く、基本構成が駆動制御
部１０とエンジン部２０とからなる従来構成（第４図参
照）と同一とされ、ドツト数計数回路３０を設け、印字
ドツト数をハードウェアにより瞬時に計数できるように
構成されている。

したがって、基本構成（１０，２０）については、同一
の符号を付するとともにその説明は省略する。なお、駆
動制御部１０のＲＯＭには第２図に示すプログラムが格
納されている。

ここに、ドツト数計数回路３０は、第１図に示す如く計
数・変換口＃１３１と加算器３３とラッチ回Ｆ＃ｉ３５
とから構成されている。

ここに、計数・変換口＃Ｉ３１は、駆動制御部１０から
書き込まれた印字データの１語長分のｎビットデータの
うちの印字動作させるべきドツトに相当する°″１”の
数をカウントする、とともに力ランｔ・値をｍビットの
バイナリ−表現に変換して出力する手段である。この実
施例では、「ｎ」はＤＡＴＡＯ〜７からなる「８」ビッ
トとされ、「ｍ」はｂｉｔｏ　〜ｂｉｔ３の「４」ビッ
トとされている。

しながって、計数・変換口′路３１は、第１図に示す如
く結線された４つのフルアダーＦＡＩ〜ＦＡ４と３つの
ハーフアダーＨＡＩ〜ＨＡＢから形成され、カウント値
を４ビツト（ｂｉｔｏ〜ｂｉｔ３）のバイナリ−コード
に変換して出力する。

このカウント値は今回カント値である。

すなわち、１語長分のｎビットデータのうちの“１”を
瞬時に加算し、その和を加算器３３に出力する。

次に、この加算器３３は、ｐ　（この実施例では８）ビ
ットのバイナリ−表現された前回カウント値とｍ（４）
ビットのバイナリ−表現された今回カウント値を加算し
、その和を１　（８）ビットのバイナリ−表現として端
子ＡＱＯ〜ＡＱ７から出力する手段て′あり、８ｂｉｔ
２人カアダーから構成されている。すなわち、計数・変
換口＃ｒ３１は今回カウント値と前回カウント値とを加
算していままでの累計カウント値を求めるものである。

なお、前回カウント値は後記ラッチ回１ｉ４Ｇ３５の記
憶内容である。また、加算器３３の上位４ビツトは０″
に固定されている。

このラッチ回路３５は、累計カウント値をラッチする１
　（８）ビットのレジスターから形成され、入力端子Ｄ
Ｏ〜Ｄ７と出力端子ＱＯ〜Ｑ７を有する。また、トリガ
入力端子Ｔには、駆動制御部１０からの書き込みパルス
ＷＲが加えられる。なお、端子ＣＬＫには、初期状態確
立のためのクリアパルスＣＬが入力される。

なお、ビット数ｎ、ｍ、ｊは、単位時間当りに駆動可能
なドツト数の制限値に照し適宜に選択して構成すればよ
い。

次に、作用を説明する。

駆動制御部１０から第３図に示すタイミングで印字デー
タの１語長分づつの印字データＤＡＴＡＯ〜７をＯＩＨ
（０００００００１）８　＝　８０Ｈ（１００００００
０）、、、０３Ｈ（００００００１１）＠、０７Ｈ（０
００００１１１）ｅ、の順序でドツト数計数回＃ｒ３０
に書き込んだ場合を考える（第２図ステップ１０）。ラ
ッチ回ｇ＠３５は信号ＣＬでクリアーされているものと
する。

ます、計数・変換回路３１は、印字データＯＩＨのうち
の“１”の数を瞬時に計数し、カウント値「１」を４ビ
ツトｂｉｔｏ〜ｂｉｔ３のバイナリ−表現に変換して加
算器３３に出力する。

すると、加算器３３は、今回カウト値「１」と＃ｉ７回
カウント値（この段階では、ラッチ回ン３５がクリアー
されているので、ｒＱ、である、）を加算し、その和を
端子ＡＱＯ〜ＡＱ７からラッチ回路３５に出力する。

ここに、ラッチ回路３５は、書き込み信号ＷＲに基づき
累計カウント値としてラッチする。この累計カウント値
は、端子ＱＯ〜Ｑ７から加算器３３へ前回カウント値と
してフィードされる。

このようにして、次の印字データ８０Ｈ，０３Ｈ，０７
Ｈを順次計数・変換口＃Ｉ３１に書込むと、各々の”１
”の数は、第３図に示すように、’ＩＪ　、　　’２Ｊ
　、　　’３Ｊ　トナ’）４ヒツト（ｂ　ｉ　ｔＯ〜ｂ
ｉｔ３１のバイナリ−表現で加Ｘ器３３に入力される。

この際、加算器３３には、ラッチ回路３５から前回カウ
ント値ｒｌ」、’ＩＪ、’２Ｊがフィードされている。

したがって、加算器３３の和は、「２」’４Ｊ、ｒ７」
の如く増大する。この和すなわち印字データＤＡＴＡＯ
〜７のうちのビット″１”の累計カウント数は、書き込
み信号ＷＲごとに、ラッチ回１！！３５に記憶される。

かくして、印字データの１行分の計数が終了（ステップ
１２）すると、ラッチ回路３５の端子ＱＯ〜Ｑ７にバイ
ナリ−表現された印字すべきドツト数Ｑｏｕｔを駆動制
御部１０が読み取る（ステップ１４）。

ここに、印字データのうちの印字動作すべきドツト数を
、駆動制御部１０のソフトウェア処理によらす、ハード
ウェア（３０）で瞬時的に計数することができる。

しかして、この実施例によれば、計数・変換回路３１と
加算器３３とラッチ回Ｆ！＠３５とからなるドツト数計
数回路３０を設け、ドツト数の計数を駆動制御部１０の
ソフトウェア処理とは切離して、いわばハードウェアで
瞬時に計数する構成とされているので、駆動制御部１０
のソフトウェア処理時間を大幅に削減でき、印字高速化
を達成することかできる。

また、計数・変換回路３１は、ｎビットのうちの“１”
の数をカウントする、とともにカウント値をｍビットの
バイナリ−表現して出力し、かつ加算器３３．１ピツト
のラッチ回Ｆ＃Ｉ３５はバイナリ−表現データを加算等
する構成であるから、簡単な構成でかつ低コストで大き
なカウント値をラッチ等することかできる、とともに大
容量・高解像度のドツトプリンタにもそのまま適用でき
る。

さらに、ドツト数計数回Ｆ！＠３０は、書き込まれた印
字データを独立して計数する構成とされているので、駆
動制御部１０の処理タイミングに影響を与えることなく
、また、システムクロックも必要なく計数動作できる。

［発明の効果］ 本発明によれば、計数・変換回路、加算器、ラッチ回路
からなるドツト数計数回路を設け、ドツト計数をハード
ウェア的に独立して実行する構成とされているので、駆
動制御部のソフトウェア処理時間を大幅に短縮でき、印
字高速化を達成できる適用性の広い優れた効果を奏する
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は同じ
く動作を説明するためのフローチャート、第３図は同じ
く動作説明をするためのタイミングチャート、第４図は
従来プリンタの回路図および第５図は従来のソフトウェ
ア処理によるドツト数の計数動作を説明するためのフロ
ーチャートである。 １０・・・駆動制御部、 １１・・・ＣＰＵ、 １２・・・ＲＯＭ、 １３・・・ＲＡＭ、 ２０・・−エンジン部、 ２１・・・印字ヘッド、 ３０・・・ドツト数計数回路、 ３１・・・計数・変換回路、 ３３・・・加算器、 ３５・・・ラッチ回路。

Claims (1)

【特許請求の範囲】
1. （１）プリンタの駆動制御部から書込まれた１語長を規
   定するｎビットのうちの印字動作すべきドットに相当す
   る“１”の数をカウントしかつカウント値をｍビットの
   バイナリー表現に変換する計数・変換回路と、 ｌビットのバイナリー表現とされた前回カウント値とｍ
   ビットのバイナリー表現とされた今回カウント値を加算
   した和をｌビットのバイナリー表現として出力する加算
   器と、 この加算器の出力を累計カウント値としてラッチするｌ
   ビットのラッチ回路と、からなるドット数計数回路を設
   けたことを特徴とするドットプリンタ。