JPH1020975A - 計測制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ソフトウェア開発効率を向上させる一方、入
出力点数が増加しても正確な処理タイミングを確保でき
るうえ、配線処理や信号毎のノイズ対策が容易に行える
計測制御装置を実現する。 【解決手段】 パソコン１の拡張スロットに配設される
制御基板２が出力ユニット群３と入力ユニット群４との
シリアルデータ通信を制御すると共に、ホスト側となる
パソコン１とのデータ授受をも管理するので、パソコン
１側のソフトウェア規模を小さくでき、開発効率が向上
する。しかも、シリアルデータ線路に出力ユニット群３
あるいは入力ユニット群４を縦続接続するので、正確な
処理タイミングを確保できる上、パソコンの拡張スロッ
トに配線が集中せず極めて容易に配線チェックが行え、
信号種類毎のノイズ対策も個々に対応できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＦＡ（フ
ァクトリー・オートメーション）等に用いて好適な計測
制御装置に関する。

【０００２】

【従来の技術】周知のように、パーソナルコンピュータ
（以下、パソコンと称す）による計測制御は、汎用Ｉ／
Ｏ基板やＧＰ−ＩＢ基板、ＲＳ−２３２Ｃ基板などの拡
張基板をパソコンのＩ／Ｏ拡張スロットに設ける場合が
多い。これらの拡張基板は、パソコンと計測制御対象と
の間のインタフェースを確立するものであり、例えば、
パソコン側から出力される制御信号に応じてアクチュエ
ータを駆動させたり、このアクチュエータの駆動に応じ
て変化する状態を検出するセンサ信号を取込み、これを
パソコン側へ入力する等のＩ／Ｏポートとして作用す
る。

【０００３】

【発明が解決しようとする課題】ところで、近年では計
測制御の内容が複雑化する一方で計測制御対象の入出力
点数も増加の一途を辿っており、上述した従来の拡張基
板による汎用インタフェースバスを使用する場合には対
応し得る入出力点数に限りが出てきてしまう。加えて、
汎用インタフェースバスを利用したパソコンだけで計
測、制御、データ集計およびデータ表示等を行わせよう
とすると、必然的にソフトウェア規模が大きくなり開発
効率が低下してしまう。

【０００４】しかも、計測制御対象の入出力点数が増加
すると、正確な処理タイミングを確保し難くなる上、パ
ソコンの拡張スロットに配線が集中して配線チェック等
の処理や、信号種類毎のノイズ対策が困難になる問題も
ある。また、パソコンの拡張スロット数にも限りがある
為、入出力点数を無制限に増設することができないとい
う問題もある。

【０００５】本発明は、このような事情に鑑みてなされ
たもので、ソフトウェア開発効率を向上させる一方、計
測制御対象の入出力点数が増加しても正確な処理タイミ
ングを確保できるうえ、配線処理や信号毎のノイズ対策
が容易に行える計測制御装置を提供することを目的とし
ている。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、上位制御手段によって
制御指令が書き込まれる第１の記憶手段と、この第１の
記憶手段から読み出した制御指令に応じた制御データを
発生して第２の記憶手段に書き込む第１のデータ授受手
段と、この第２の記憶手段から読み出した制御データを
一連のシリアルデータに変換してシリアル出力し、縦続
接続される複数の出力手段の個々にデータセットする出
力制御手段と、複数の入力手段の個々がラッチしたパラ
レルデータを一連のシリアルデータとして取込み、これ
をパラレル変換して計測データとして前記第２の記憶手
段に記憶する入力制御手段と、この第２の記憶手段から
読み出した計測データを前記第１の記憶手段に書き込む
第２のデータ授受手段とを具備することを特徴とする。

【０００７】上記請求項１に従属する請求項２に記載の
発明では、前記第１および第２の記憶手段と、前記第１
および第２のデータ授受手段と、前記出力制御手段およ
び入力制御手段とは、同一基板上に配置され、前記上位
制御手段の拡張スロットに装着されることを特徴として
いる。

【０００８】本発明では、第１のデータ授受手段が第１
の記憶手段から読み出した制御指令に応じた制御データ
を第２の記憶手段に書き込む。出力制御手段はこの第２
の記憶手段から読み出した制御データを一連のシリアル
データに変換してシリアル出力し、縦続接続される複数
の出力手段の個々にデータセットする。一方、入力制御
手段は複数の入力手段の個々によってラッチされたパラ
レルデータを一連のシリアルデータとして取込み、これ
をパラレル変換して計測データとして前記第２の記憶手
段に記憶する。第２のデータ授受手段はこの第２の記憶
手段から読み出した計測データを前記第１の記憶手段に
書き込む。この結果、上位制御手段側の処理負担が軽減
され、必然的に上位制御手段側のソフトウェア開発効率
が向上する。また、計測制御対象の入出力点数が増加し
ても正確な処理タイミングを確保できるうえ、配線処理
や信号毎のノイズ対策が容易になる。

【０００９】

【発明の実施の形態】本発明による計測制御装置は、Ｆ
Ａ（ファクトリー・オートメーション）などに適用され
得る。以下では、本発明の実施の形態による計測制御装
置を実施例として図面を参照して説明する。

【００１０】Ａ．実施例の構成 （１）概略構成 図１は、本発明の一実施例による計測制御装置の概略構
成を示す図である。この図において、符号１は、所定の
アプリケーションソフトの起動により計測、制御、デー
タ集計、データ表示およびデータ保存等の各種処理を行
うパソコンである。符号２は、パソコン１の拡張スロッ
トに介装される制御基板である。この制御基板２には、
第１および第２のＣＰＵが搭載されている。

【００１１】第２のＣＰＵは、後述する出力ユニット群
３と入力ユニット群４とに対して、例えば、０〜＋１２
ＶのＣＭＯＳ電圧レベルによるシリアル通信を繰り返し
行う。一方、第１のＣＰＵは、パソコン本体側のＣＰＵ
から供給される制御データを第２のＣＰＵ側へ転送する
と共に、第２のＣＰＵ側から供給される計測データをパ
ソコン本体側のＣＰＵへ転送する。

【００１２】出力ユニット群３は、制御データラインを
介して各出力ユニット３−１〜３−ｎをカスケード接続
したものである。各出力ユニット３−１〜３−ｎは、制
御基板２が送出するシリアル形式の制御データをラッチ
するシフトレジスタ等から構成され、例えば、ラッチし
た制御データをシリアル／パラレル変換し、その変換出
力によって電磁弁などのアクチュエータ（図示略）を駆
動制御する。

【００１３】一方、入力ユニット群４は、計測データラ
インを介して各入力ユニット４−１〜４−ｎをカスケー
ド接続したものである。各入力ユニット４−１〜４−ｎ
は、例えば、図示されていないセンサから供給される検
出信号をラッチして得たセンサデータを、シリアル形式
の計測データとして制御基板側２へ送出する。

【００１４】（２）制御基板２の構成 次に、図２を参照して制御基板２の構成について説明す
る。この図において、符号１０は、パソコン本体側のＣ
ＰＵ（以下、パソコンＣＰＵ１０と記す）であり、バス
Ｂを介して共有メモリ２０にアクセスする。符号２１
は、第１のＣＰＵ（以下、ＣＰＵ２１と記す）である。
このＣＰＵ２１は、パソコンＣＰＵ１０によって共有メ
モリ２０に書込まれた制御コマンドや制御パラメータ、
あるいはタイミング情報を読み出し、これに基づきシー
ケンス制御プログラムを実行して生成する制御データ
を、共有メモリ２２側に書き込む。

【００１５】符号２３は、上記制御プログラムが格納さ
れるフラッシュメモリである。符号２４は、ＣＰＵ２１
のワークエリアとして使用されるＲＡＭであり、各種演
算結果やフラグデータが一時記憶される。符号２５は、
第２のＣＰＵ（以下、ＣＰＵ２５と記す）である。この
ＣＰＵ２５は、上述した入力ユニット群４から計測デー
タ（センサデータ）をシリアル受信するためのラッチ信
号ＬＡＴ１と、出力ユニット群３に対して制御データを
シリアル送出するためのラッチ信号ＬＡＴ２とを発生す
ると共に、後述する読み出しアドレスａｄ−ｏｕｔおよ
び書込みアドレスａｄ−ｉｎを発生する。

【００１６】符号２６は、パラレル／シリアル変換器で
あり、ＣＰＵ２５から供給される読み出しアドレスａｄ
−ｏｕｔに応じて共有メモリ２２から制御データを読み
出し、これをシリアル出力データＳ−ＯＵＴに変換して
出力ユニット群３側へ送出する。符号２７は、シリアル
／パラレル変換器であり、入力ユニット４群から入力さ
れるシリアル入力データＳ−ＩＮをパラレル形式の計測
データに変換すると共に、この変換した計測データを、
ＣＰＵ２５から供給される書込みアドレスａｄ−ｉｎに
従って共有メモリ２２に書込む。

【００１７】こうして共有メモリ２２に書込まれたデー
タは、上述したＣＰＵ２１によって読み出され、このデ
ータを元にシーケンス制御プログラムの入力データとし
て使用される。また、一部は計測データとして共有メモ
リ２０側に書き込まれる。符号２８は、クロックカウン
タであり、ビットシフト用のクロック出力ＣＫ−ＯＵＴ
を発生する一方、そのカウンタ値をＣＰＵ２５に供給す
る。

【００１８】このように、上記構成によれば、パソコン
１の拡張スロットに配設される制御基板２が、シーケン
ス制御プログラムを実行し、出力ユニット群３と入力ユ
ニット群４とのシリアルデータ通信を制御すると共に、
ホスト側となるパソコン１とのデータ授受をも管理する
ので、パソコン１側のソフトウェア規模を小さくでき、
開発効率が向上する。しかも、上記構成にあっては、計
測制御対象である出力ユニットあるいは入力ユニットの
数が増加しても正確な処理タイミングを確保できるう
え、パソコンの拡張スロットに配線が集中することもな
く極めて容易に配線チェックが行え、信号種類毎のノイ
ズ対策も個々に対応することが可能になる。

【００１９】Ｂ．実施例の動作 次に、上記構成による実施例の入力動作および出力動作
について図３〜図１０を参照して説明する。 （１）入力動作 ここでは、入力ユニット群４からシリアル形式の計測デ
ータを取込む動作について言及する。まず、図３に示す
ように、処理タイミングｔ₀においてＣＰＵ２５がラッ
チ信号ＬＡＴ１を”Ｌ”にすると、各入力ユニット４−
１〜４−ｎでは、図４の一例に図示する通り、パラレル
入力されるセンサデータをシフトレジスタにラッチす
る。図４の一例の場合、各入力ユニット４−１〜４−ｎ
がそれぞれ各８ビット幅のセンサデータをラッチしてい
る。

【００２０】次に、処理タイミングｔ₁（図３参照）に
なると、ＣＰＵ２５はラッチ信号ＬＡＴ１を”Ｈ”に戻
し、シリアル／パラレル変換器２７に書込みアドレスａ
ｄ−ｉｎをセットする。ここで、クロックカウンタ２８
のクロック出力ＣＫ−ＯＵＴが歩進されると、図５に図
示するように、各入力ユニット４−１〜４−ｎのシフト
レジスタにラッチされていたセンサデータが１ビットシ
フトされ、これがシリアル入力データＳ−ＩＮとして制
御基板２側へ入力される。これ以後、クロック出力ＣＫ
−ＯＵＴの歩進に同期して順次シリアル入力データＳ−
ＩＮが制御基板２に送出される。

【００２１】クロック出力ＣＫ−ＯＵＴに同期して制御
基板２に入力されるシリアル入力データＳ−ＩＮは、図
６に示す形態で共有メモリ２２に格納される。すなわ
ち、シリアル／パラレル変換器２７では、シリアル入力
データＳ−ＩＮを８ビット単位でパラレル形式の計測デ
ータに変換した後、これをＣＰＵ２５により指定された
書き込みアドレスａｄ−ｉｎに従って共有メモリ２２に
書き込む。これにより、共有メモリ２２には、図６に図
示する通り、入力ユニット単位の計測データがセットさ
れることになる。ＣＰＵ２５は、こうした動作を高速に
繰り返し実行し続ける。

【００２２】こうして共有メモリ２２にセットされた入
力ユニット単位の計測データは、例えばＣＰＵ２１のシ
ーケンス制御プログラムの実行に使用したり、あるいは
所定ユニット毎の計測データが選択的に読み出されて共
有メモリ２０へ転送される。この結果、パソコンＣＰＵ
１０では共有メモリ２０にセットされた計測データに基
づき、データ集計やデータ表示等のアプリケーションソ
フトを実行する。

【００２３】（２）出力動作 ここでは、パソコンＣＰＵ１０の指示に応じて出力ユニ
ット群３に制御データを送出する出力動作について言及
する。さて、出力動作の場合には、先ず、パソコンＣＰ
Ｕ１０がアクチュエータ等の機器を制御するのに必要な
制御コマンドあるいは制御パラメータ、もしくはタイミ
ング情報を生成して共有メモリ２０の所定記憶エリアに
セットする。そうすると、制御基板２側のＣＰＵ２１が
共有メモリ２０から制御コマンドあるいは制御パラメー
タ、もしくはタイミング情報を読み出し、これに基づき
出力ユニット群３に対して送出すべき制御データを発生
して共有メモリ２２にストアする。

【００２４】一方、ＣＰＵ２５は、共有メモリ２２に制
御データが書き込まれたことを検知すると、図７に示す
処理タイミングＴ_Sの時点でラッチ信号ＬＡＴ２を”
Ｈ”にすると共に、パラレル／シリアル変換器２６に対
して読み出しアドレスａｄ−ｏｕｔをセットする。

【００２５】パラレル／シリアル変換器２６では、図８
に示すように、クロック出力ＣＫ−ＯＵＴが８クロック
歩進する毎に読み出しアドレスａｄ−ｏｕｔをインクリ
メントさせながら共有メモリ２２からパラレル８ビット
長の制御データを読み出し、これをシリアル形式の制御
データに変換してから１ビットづつクロック出力ＣＫ−
ＯＵＴに同期して出力ユニット群３へ送出する。

【００２６】例えば、送出すべき制御データの総データ
長が２０４８ビットであれば、図９に図示する通り、最
初に”２０４７ビット”目の制御データが出力ユニット
３−１に送出される。これ以後、クロック出力ＣＫ−Ｏ
ＵＴに同期してビット降順にシリアル送出が行われ、全
ビットの送出が完了した時点、すなわち、図７に示す処
理タイミングＴ_EでＣＰＵ２５はラッチ信号ＬＡＴ２
を”Ｌ”に設定する。これにより、図１０に示すよう
に、各出力ユニット３−１〜３−ｎに制御データが格納
される。

【００２７】こうして各出力ユニット３−１〜３−ｎに
格納された制御データは、各ユニットの制御対象に供給
される。例えば、制御対象がディジタル機器であれば、
そのまま読み出され、アナログ機器であれば制御データ
がＤ／Ａ変換されてアナログ制御信号として使用され
る。ＣＰＵ２５は、以上の動作を高速に繰り返し実行し
続ける。

【００２８】以上説明したように、本実施例によれば、
パソコン１の拡張スロットに配設される制御基板２が出
力ユニット群３と入力ユニット群４とのシリアルデータ
通信を制御し、シーケンス制御プログラムを実行すると
共に、ホスト側となるパソコン１とのデータ授受をも管
理する分散処理を実現するので、パソコン１側の負荷を
軽減したり、パソコン１側のソフトウェア規模を小さく
してソフトウェア開発効率を向上させることが可能とな
る。

【００２９】また、この実施例では、出力ユニット群３
および入力ユニット群４をそれぞれカスケード接続して
制御基板２とシリアル通信する形態とした為、個々のユ
ニットと制御基板２とを接続する形態に比して総配線長
を短縮することができる上、配線処理もシンプルかつ容
易になる。加えて、本実施例では、出力ユニット群３お
よび入力ユニット群４に対して制御基板２側に近い順に
自動的にビット割り当てされるため、個々のユニットに
対してアドレス設定するスイッチを設ける必要がない。

【００３０】

【発明の効果】本発明によれば、第１のデータ授受手段
が第１の記憶手段から読み出した制御指令に応じた制御
データを第２の記憶手段に書き込むと、出力制御手段が
この第２の記憶手段から読み出した制御データを一連の
シリアルデータに変換してシリアル出力し、縦続接続さ
れる複数の出力手段の個々にデータセットする。一方、
入力制御手段が複数の入力手段の個々によってラッチさ
れたパラレルデータを一連のシリアルデータとして取込
み、これをパラレル変換して計測データとして前記第２
の記憶手段に記憶すると、第２のデータ授受手段がこの
第２の記憶手段から読み出したデータを元にシーケンス
制御プログラムを実行すると共に、計測データを前記第
１の記憶手段に書き込むので、上位制御手段側の処理負
担が軽減される。この結果、必然的に上位制御手段側の
ソフトウェア開発効率が向上する。また、計測制御対象
の入出力点数が増加しても正確な処理タイミングを確保
できるうえ、配線処理や信号毎のノイズ対策を容易にす
ることができる。

【図面の簡単な説明】

【図１】本発明による一実施例の概略構成を示す図であ
る。

【図２】同実施例における制御基板２の構成を示すブロ
ック図である。

【図３】同実施例における入力動作を説明するためのタ
イムチャートである。

【図４】同実施例における入力動作を説明するための図
である。

【図５】同実施例における入力動作を説明するための図
である。

【図６】同実施例における入力動作を説明するための図
である。

【図７】同実施例における出力動作を説明するためのタ
イムチャートである。

【図８】同実施例における出力動作を説明するための図
である。

【図９】同実施例における出力動作を説明するための図
である。

【図１０】同実施例における出力動作を説明するための
図である。

【符号の説明】

１……パソコン、２……制御基板、３……出力ユニット
群（出力手段）、４……入力ユニット群（入力手段）、
１０…パソコンＣＰＵ（上位制御手段）、２０……共有
メモリ（第１の記憶手段）、２１……ＣＰＵ（第１のデ
ータ授受手段、第２のデータ授受手段およびシーケンス
制御手段）、２２……共有メモリ（第２の記憶手段）、
２３……フラッシュメモリ、２４……ＲＡＭ、２５……
ＣＰＵ（出力制御手段、入力制御手段）、２６……パラ
レル／シリアル変換器（出力制御手段）、２７……シリ
アル／パラレル変換器（入力制御手段）、２８……クロ
ックカウンタ（出力制御手段、入力制御手段）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 上位制御手段によって制御指令が書き込
   まれる第１の記憶手段と、 この第１の記憶手段から読み出した制御指令に応じた制
   御データを発生して第２の記憶手段に書き込む第１のデ
   ータ授受手段と、 この第２の記憶手段から読み出した制御データを一連の
   シリアルデータに変換してシリアル出力し、縦続接続さ
   れる複数の出力手段の個々にデータセットする出力制御
   手段と、 複数の入力手段の個々がラッチしたパラレルデータを一
   連のシリアルデータとして取込み、これをパラレル変換
   して計測データとして前記第２の記憶手段に記憶する入
   力制御手段と、 この第２の記憶手段から読み出した計測データを前記第
   １の記憶手段に書き込む第２のデータ授受手段とを具備
   することを特徴とする計測制御装置。
2. 【請求項２】 前記第１および第２の記憶手段と、前記
   第１および第２のデータ授受手段と、前記出力制御手段
   および入力制御手段とは、同一基板上に配置され、前記
   上位制御手段の拡張スロットに装着されることを特徴と
   する請求項１記載の計測制御装置。