JPH05100900A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05100900A JPH05100900A JP3261585A JP26158591A JPH05100900A JP H05100900 A JPH05100900 A JP H05100900A JP 3261585 A JP3261585 A JP 3261585A JP 26158591 A JP26158591 A JP 26158591A JP H05100900 A JPH05100900 A JP H05100900A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- interrupt
- instruction
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 20
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【構成】 ジャンプ命令および割込みを検出し、ジャン
プ命令および割込みがあったときそのジャンプ元または
割込み元のアドレスとジャンプ先または割込み先のアド
レスとをＲＡＭに格納するように構成する。また、ＲＡ
Ｍに対する書込み動作の開始と停止とをソフトウエアの
指示によって行うようにする。更に、ＲＡＭの数を２個
とし、それらに対する書込み動作を選択できるようにす
る。 【効果】 非同期な割込みやプロセッサの暴走による障
害が発生した場合、その前後の繋りを確認することがで
きる。また、ＲＡＭに格納するアドレスの範囲を任意に
設定することができる。更に障害が発生したときの情報
と障害が発生する１事象前の情報とを別個のＲＡＭに格
納しておくことができるため、それらの情報を比較しな
がら障害原因の解析を行うことができる。
プ命令および割込みがあったときそのジャンプ元または
割込み元のアドレスとジャンプ先または割込み先のアド
レスとをＲＡＭに格納するように構成する。また、ＲＡ
Ｍに対する書込み動作の開始と停止とをソフトウエアの
指示によって行うようにする。更に、ＲＡＭの数を２個
とし、それらに対する書込み動作を選択できるようにす
る。 【効果】 非同期な割込みやプロセッサの暴走による障
害が発生した場合、その前後の繋りを確認することがで
きる。また、ＲＡＭに格納するアドレスの範囲を任意に
設定することができる。更に障害が発生したときの情報
と障害が発生する１事象前の情報とを別個のＲＡＭに格
納しておくことができるため、それらの情報を比較しな
がら障害原因の解析を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に、障害が発生したときのソフトウエアプログラムのト
レース機能に関する。
に、障害が発生したときのソフトウエアプログラムのト
レース機能に関する。
【０００２】
【従来の技術】従来の情報処理装置は、ソフトウエアの
ジャンプ・割込みが発生したとき、ジャンプ元およびジ
ャンプ先のアドレスを保持しておく機能を有しておら
ず、プログラムカウンタは、常に現在実行中の命令また
は次に実行する命令を示すようになっている。非同期な
割込みやプロセッサの暴走による障害の場合は、プログ
ラムカウンタは、エラーを発生した命令を示すだけであ
り、ソフトウエアによるどんな処理がその前に行われて
いたかをプロセッサのレジスタ情報から知るための手段
を有していない構成となっている。
ジャンプ・割込みが発生したとき、ジャンプ元およびジ
ャンプ先のアドレスを保持しておく機能を有しておら
ず、プログラムカウンタは、常に現在実行中の命令また
は次に実行する命令を示すようになっている。非同期な
割込みやプロセッサの暴走による障害の場合は、プログ
ラムカウンタは、エラーを発生した命令を示すだけであ
り、ソフトウエアによるどんな処理がその前に行われて
いたかをプロセッサのレジスタ情報から知るための手段
を有していない構成となっている。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の情報処理装置は、ソフトウエアのジャンプ・割込みが
発生したとき、ジャンプ元およびジャンプ先のアドレス
を保持しておく機能を有しておらず、プログラムカウン
タは、常に現在実行中の命令または次に実行する命令を
示すようになっている。このため、非同期な割込みやプ
ロセッサの暴走による障害の場合は、プログラムカウン
タは、エラーを発生した命令を示すだけであり、ソフト
ウエアによるどんな処理がその前に行われていたかをプ
ロセッサのレジスタ情報から知ることができないという
欠点を有している。また、間欠的な障害のときは、正常
に動作した場合と異常が発生した場合とを比較すること
が障害の解決のための第一段階であるが、従来の情報処
理装置では、障害の根本原因を把握することが困難であ
り、エラーを発生した命令のアドレスという表面的な情
報しか得られないというという欠点を有している。
の情報処理装置は、ソフトウエアのジャンプ・割込みが
発生したとき、ジャンプ元およびジャンプ先のアドレス
を保持しておく機能を有しておらず、プログラムカウン
タは、常に現在実行中の命令または次に実行する命令を
示すようになっている。このため、非同期な割込みやプ
ロセッサの暴走による障害の場合は、プログラムカウン
タは、エラーを発生した命令を示すだけであり、ソフト
ウエアによるどんな処理がその前に行われていたかをプ
ロセッサのレジスタ情報から知ることができないという
欠点を有している。また、間欠的な障害のときは、正常
に動作した場合と異常が発生した場合とを比較すること
が障害の解決のための第一段階であるが、従来の情報処
理装置では、障害の根本原因を把握することが困難であ
り、エラーを発生した命令のアドレスという表面的な情
報しか得られないというという欠点を有している。
【０００４】
【課題を解決するための手段】本発明の情報処理装置
は、ジャンプ命令を入力してそれを検出するデコーダ
と、割込み信号を入力してそれを検出する割込み検出回
路とを有し、前記ジャンプ命令または前記割込み信号の
いずれか一方を検出したときライトイネーブル信号を出
力するジャンプ命令割込み検出部と、（＋１）信号と
（オフセット）信号と前記ジャンプ命令割込み検出部か
らの前記ライトイネーブル信号とを入力して実行すべき
ソフトウエア命令がジャンプ命令および割込み以外の場
合は前記（＋１）信号を出力し実行すべきソフトウエア
命令がジャンプ命令または割込みの場合は前記（オフセ
ット）信号を出力するセレクタと、実行したソフトウエ
ア命令のアドレスを逐次カウントするプログラムカウン
タと、前記プログラムカウンタの出力のアドレスデータ
と前記セレクタからのアドレスデータとを入力して加算
する加算機と、前記加算機からのアドレスデータと前記
プログラムカウンタからのアドレスデータとをマージし
てその結果をライトデータとして出力するマージ部とを
有するアドレス生成部と、前記ライトデータと前記ライ
トイネーブル信号とを入力して前記ライトデータを格納
するランダムアクセスメモリとを備えたものである。
は、ジャンプ命令を入力してそれを検出するデコーダ
と、割込み信号を入力してそれを検出する割込み検出回
路とを有し、前記ジャンプ命令または前記割込み信号の
いずれか一方を検出したときライトイネーブル信号を出
力するジャンプ命令割込み検出部と、（＋１）信号と
（オフセット）信号と前記ジャンプ命令割込み検出部か
らの前記ライトイネーブル信号とを入力して実行すべき
ソフトウエア命令がジャンプ命令および割込み以外の場
合は前記（＋１）信号を出力し実行すべきソフトウエア
命令がジャンプ命令または割込みの場合は前記（オフセ
ット）信号を出力するセレクタと、実行したソフトウエ
ア命令のアドレスを逐次カウントするプログラムカウン
タと、前記プログラムカウンタの出力のアドレスデータ
と前記セレクタからのアドレスデータとを入力して加算
する加算機と、前記加算機からのアドレスデータと前記
プログラムカウンタからのアドレスデータとをマージし
てその結果をライトデータとして出力するマージ部とを
有するアドレス生成部と、前記ライトデータと前記ライ
トイネーブル信号とを入力して前記ライトデータを格納
するランダムアクセスメモリとを備えたものである。
【０００５】本発明の情報処理装置は、また、ジャンプ
命令を入力してそれを検出するデコーダと、割込み信号
を入力してそれを検出する割込み検出回路とを有し、前
記ジャンプ命令または前記割込み信号のいずれか一方を
検出し、かつ外部からのＲＡＭライトオンオフ指示信号
がイネーブルになったときにライトイネーブル信号を出
力するジャンプ命令割込み検出部と、（＋１）信号と
（オフセット）信号と前記ジャンプ命令割込み検出部か
らの前記ライトイネーブル信号とを入力して実行すべき
ソフトウエア命令がジャンプ命令および割込み以外の場
合は前記（＋１）信号を出力し実行すべきソフトウエア
命令がジャンプ命令または割込みの場合は前記（オフセ
ット）信号を出力するセレクタと、実行したソフトウエ
ア命令のアドレスを逐次カウントするプログラムカウン
タと、前記プログラムカウンタの出力のアドレスデータ
と前記セレクタからのアドレスデータとを入力して加算
する加算機と、前記加算機からのアドレスデータと前記
プログラムカウンタからのアドレスデータとをマージし
てその結果をライトデータとして出力するマージ部とを
有するアドレス生成部と、前記ＲＡＭライトオンオフ指
示信号を反転させたオンオフ反転信号を入力してフリッ
プフロップ２３を反転動作を行うことによって二つのセ
レクト信号のうちのいずれか一方のセレクト信号を出力
するフリップフロップを有するＲＡＭセレクト部と、前
記ライトデータおよび前記ライトイネーブル信号および
前記二つのセレクト信号のうちの一方のセレクト信号を
入力して前記ライトデータを格納し、ダンプ開始命令を
入力することによってその格納している内容をＲＡＭ出
力データとして外部に出力する２個のランダムアクセス
メモリとを備えたものである。
命令を入力してそれを検出するデコーダと、割込み信号
を入力してそれを検出する割込み検出回路とを有し、前
記ジャンプ命令または前記割込み信号のいずれか一方を
検出し、かつ外部からのＲＡＭライトオンオフ指示信号
がイネーブルになったときにライトイネーブル信号を出
力するジャンプ命令割込み検出部と、（＋１）信号と
（オフセット）信号と前記ジャンプ命令割込み検出部か
らの前記ライトイネーブル信号とを入力して実行すべき
ソフトウエア命令がジャンプ命令および割込み以外の場
合は前記（＋１）信号を出力し実行すべきソフトウエア
命令がジャンプ命令または割込みの場合は前記（オフセ
ット）信号を出力するセレクタと、実行したソフトウエ
ア命令のアドレスを逐次カウントするプログラムカウン
タと、前記プログラムカウンタの出力のアドレスデータ
と前記セレクタからのアドレスデータとを入力して加算
する加算機と、前記加算機からのアドレスデータと前記
プログラムカウンタからのアドレスデータとをマージし
てその結果をライトデータとして出力するマージ部とを
有するアドレス生成部と、前記ＲＡＭライトオンオフ指
示信号を反転させたオンオフ反転信号を入力してフリッ
プフロップ２３を反転動作を行うことによって二つのセ
レクト信号のうちのいずれか一方のセレクト信号を出力
するフリップフロップを有するＲＡＭセレクト部と、前
記ライトデータおよび前記ライトイネーブル信号および
前記二つのセレクト信号のうちの一方のセレクト信号を
入力して前記ライトデータを格納し、ダンプ開始命令を
入力することによってその格納している内容をＲＡＭ出
力データとして外部に出力する２個のランダムアクセス
メモリとを備えたものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第一の実施例を示すブロッ
ク図である。
ク図である。
【０００８】図１の実施例は、アドレス生成部３１と、
ジャンプ命令割込み検出部３２と、ランダムアクセスメ
モリ（ＲＡＭ）１５とを備えて構成されている。
ジャンプ命令割込み検出部３２と、ランダムアクセスメ
モリ（ＲＡＭ）１５とを備えて構成されている。
【０００９】ジャンプ命令割込み検出部３２は、ジャン
プ命令１３を入力してそれを検出するデコーダ５と、割
込み信号１４を入力してそれを検出する割込み検出回路
６とを有しており、ジャンプ命令１３または割込み信号
１４のいずれか一方が検出されたとき、ライトイネーブ
ル信号１２をＲＡＭ１５およびアドレス生成部３１のセ
レクタ２に出力する。
プ命令１３を入力してそれを検出するデコーダ５と、割
込み信号１４を入力してそれを検出する割込み検出回路
６とを有しており、ジャンプ命令１３または割込み信号
１４のいずれか一方が検出されたとき、ライトイネーブ
ル信号１２をＲＡＭ１５およびアドレス生成部３１のセ
レクタ２に出力する。
【００１０】アドレス生成部３１は、実行すべきソフト
ウエア命令がジャンプ命令および割込み以外の場合は、
プログラムカウンタ１の出力のアドレスデータ７（３２
ビット）と、（＋１）信号２ａを出力したセレクタ２か
らのアドレスデータ８とを加算機３において加算して、
アドレスデータ９をマージ部４に出力する。実行すべき
ソフトウエア命令がジャンプ命令または割込みの場合
は、プログラムカウンタ１の出力のアドレスデータ７
と、（オフセット）信号２ｂを出力したセレクタ２から
のアドレスデータ８とを加算機３において加算して、ア
ドレスデータ９（３２ビット）をマージ部４に出力す
る。マージ部４は、プログラムカウンタ１からのアドレ
スデータ７（３２ビット）と加算機３からのアドレスデ
ータ９（３２ビット）とを入力してその両方のアドレス
をマージし、その結果をライトデータ１１（６４ビッ
ト）として出力する。アドレスデータ９はプログラムカ
ウンタ１にも出力される。
ウエア命令がジャンプ命令および割込み以外の場合は、
プログラムカウンタ１の出力のアドレスデータ７（３２
ビット）と、（＋１）信号２ａを出力したセレクタ２か
らのアドレスデータ８とを加算機３において加算して、
アドレスデータ９をマージ部４に出力する。実行すべき
ソフトウエア命令がジャンプ命令または割込みの場合
は、プログラムカウンタ１の出力のアドレスデータ７
と、（オフセット）信号２ｂを出力したセレクタ２から
のアドレスデータ８とを加算機３において加算して、ア
ドレスデータ９（３２ビット）をマージ部４に出力す
る。マージ部４は、プログラムカウンタ１からのアドレ
スデータ７（３２ビット）と加算機３からのアドレスデ
ータ９（３２ビット）とを入力してその両方のアドレス
をマージし、その結果をライトデータ１１（６４ビッ
ト）として出力する。アドレスデータ９はプログラムカ
ウンタ１にも出力される。
【００１１】ＲＡＭ１５は、１ブロック６４ビット構成
のランダムアクセスメモリであり、マージ部４からライ
トデータ１１（６４ビット）を入力してそれを格納す
る。
のランダムアクセスメモリであり、マージ部４からライ
トデータ１１（６４ビット）を入力してそれを格納す
る。
【００１２】このように構成した上述の実施例は、ソフ
トウエア命令のジャンプ命令または割込みが入っていな
い場合、アドレス生成部３１は、プログラムの進行中、
次に実行するソフトウエア命令のアドレスを逐次プログ
ラムカウンタ１にセットし、ＲＡＭ１５には書込まな
い。ジャンプ命令割込み検出部３２がソフトウエア命令
のジャンプ命令または割込みを検出したときは、アドレ
ス生成部３１は、ジャンプ元または割込み元のアドレス
とジャンプ先または割込み先のアドレスとをマージして
６４ビットのデータとしたライトデータ１１をＲＡＭ１
５に送出し、ＲＡＭ１５はそれを格納する。
トウエア命令のジャンプ命令または割込みが入っていな
い場合、アドレス生成部３１は、プログラムの進行中、
次に実行するソフトウエア命令のアドレスを逐次プログ
ラムカウンタ１にセットし、ＲＡＭ１５には書込まな
い。ジャンプ命令割込み検出部３２がソフトウエア命令
のジャンプ命令または割込みを検出したときは、アドレ
ス生成部３１は、ジャンプ元または割込み元のアドレス
とジャンプ先または割込み先のアドレスとをマージして
６４ビットのデータとしたライトデータ１１をＲＡＭ１
５に送出し、ＲＡＭ１５はそれを格納する。
【００１３】図２は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００１４】図２の実施例は、アドレス生成部３１と、
ジャンプ命令割込み検出部３３と、２個のランダムアク
セスメモリ（ＲＡＭ）１６および１７と、ＲＡＭセレク
ト部３４とを備えて構成されている。
ジャンプ命令割込み検出部３３と、２個のランダムアク
セスメモリ（ＲＡＭ）１６および１７と、ＲＡＭセレク
ト部３４とを備えて構成されている。
【００１５】ジャンプ命令割込み検出部３３は、ジャン
プ命令１３を入力してそれを検出するデコーダ５と、割
込み信号１４を入力してそれを検出する割込み検出回路
６とを有しており、ジャンプ命令１３または割込み信号
１４のいずれか一方を検出し、かつ外部からのＲＡＭラ
イトオンオフ指示信号２１がイネーブルになったときに
ライトイネーブル信号１２をＲＡＭ１５およびアドレス
生成部３１のセレクタ２に出力する。
プ命令１３を入力してそれを検出するデコーダ５と、割
込み信号１４を入力してそれを検出する割込み検出回路
６とを有しており、ジャンプ命令１３または割込み信号
１４のいずれか一方を検出し、かつ外部からのＲＡＭラ
イトオンオフ指示信号２１がイネーブルになったときに
ライトイネーブル信号１２をＲＡＭ１５およびアドレス
生成部３１のセレクタ２に出力する。
【００１６】アドレス生成部３１は、実行すべきソフト
ウエア命令がジャンプ命令および割込み以外の場合は、
プログラムカウンタ１の出力のアドレスデータ７（３２
ビット）と、（＋１）信号２ａを出力したセレクタ２か
らのアドレスデータ８とを加算機３において加算して、
アドレスデータ９をマージ部４に出力する。実行すべき
ソフトウエア命令がジャンプ命令または割込みの場合
は、プログラムカウンタ１の出力のアドレスデータ７
と、（オフセット）信号２ｂを出力したセレクタ２から
のアドレスデータ８とを加算機３において加算して、ア
ドレスデータ９（３２ビット）をマージ部４に出力す
る。マージ部４は、プログラムカウンタ１からのアドレ
スデータ７（３２ビット）と加算機３からのアドレスデ
ータ９（３２ビット）とを入力してその両方のアドレス
をマージし、その結果をライトデータ１１（６４ビッ
ト）として出力する。アドレスデータ９はプログラムカ
ウンタ１にも出力される。
ウエア命令がジャンプ命令および割込み以外の場合は、
プログラムカウンタ１の出力のアドレスデータ７（３２
ビット）と、（＋１）信号２ａを出力したセレクタ２か
らのアドレスデータ８とを加算機３において加算して、
アドレスデータ９をマージ部４に出力する。実行すべき
ソフトウエア命令がジャンプ命令または割込みの場合
は、プログラムカウンタ１の出力のアドレスデータ７
と、（オフセット）信号２ｂを出力したセレクタ２から
のアドレスデータ８とを加算機３において加算して、ア
ドレスデータ９（３２ビット）をマージ部４に出力す
る。マージ部４は、プログラムカウンタ１からのアドレ
スデータ７（３２ビット）と加算機３からのアドレスデ
ータ９（３２ビット）とを入力してその両方のアドレス
をマージし、その結果をライトデータ１１（６４ビッ
ト）として出力する。アドレスデータ９はプログラムカ
ウンタ１にも出力される。
【００１７】ＲＡＭ１６および１７は、１ブロック６４
ビット構成のランダムアクセスメモリであり、マージ部
４からライトデータ１１（６４ビット）を入力してそれ
を格納する。
ビット構成のランダムアクセスメモリであり、マージ部
４からライトデータ１１（６４ビット）を入力してそれ
を格納する。
【００１８】ＲＡＭセレクト部３４は、ソフトウエア命
令ＲＡＭライトオフの指示が発行されたとき、ＲＡＭラ
イトオンオフ指示信号２１を反転させたオンオフ反転信
号２２を入力してフリップフロップ２３を反転させるこ
とによってＲＡＭ１６と１７との使用を切替える動作を
する。すなわち、ＲＡＭセレクト部３４がＲＡＭ１６ま
たは１７を選択している状態を反転させて、反対側のＲ
ＡＭ１６または１７を選択するためのセレクト信号１９
または２０を、それぞれＲＡＭ１６および１７に出力す
る。ＲＡＭ１６および１７の書込み動作は、ソフトウエ
アの指示によってオンオフ反転信号２２がオンになった
ときにの開始される。ソフトウエアの指示によってダン
プ命令１８が発行されると、ＲＡＭ１６および１７の内
容をＲＡＭ出力データ２４および２５として外部に出力
する。
令ＲＡＭライトオフの指示が発行されたとき、ＲＡＭラ
イトオンオフ指示信号２１を反転させたオンオフ反転信
号２２を入力してフリップフロップ２３を反転させるこ
とによってＲＡＭ１６と１７との使用を切替える動作を
する。すなわち、ＲＡＭセレクト部３４がＲＡＭ１６ま
たは１７を選択している状態を反転させて、反対側のＲ
ＡＭ１６または１７を選択するためのセレクト信号１９
または２０を、それぞれＲＡＭ１６および１７に出力す
る。ＲＡＭ１６および１７の書込み動作は、ソフトウエ
アの指示によってオンオフ反転信号２２がオンになった
ときにの開始される。ソフトウエアの指示によってダン
プ命令１８が発行されると、ＲＡＭ１６および１７の内
容をＲＡＭ出力データ２４および２５として外部に出力
する。
【００１９】このように構成した第二の実施例は、ソフ
トウエア命令のジャンプ命令または割込みが入っていな
い場合、アドレス生成部３１は、プログラムの進行中、
次に実行するソフトウエア命令のアドレスを逐次プログ
ラムカウンタ１にセットし、ＲＡＭ１６および１７には
書込まない。ジャンプ命令割込み検出部３３がソフトウ
エア命令のジャンプ命令または割込みを検出したとき
は、アドレス生成部３１は、ジャンプ元または割込み元
のアドレスとジャンプ先または割込み先のアドレスとを
マージして６４ビットのデータとしたライトデータ１１
をＲＡＭ１６および１７に送出する。ＲＡＭ１６または
１７は、ソフトウエアの指示によってオンオフ反転信号
２２がオンになったとき、ＲＡＭセレクト部３４のフリ
ップフロップ２３によって選択されている方のＲＡＭが
動作し、このライトデータ１１を格納する。次に、ソフ
トウエアの指示によってオンオフ反転信号２２がオフに
なると、フリップフロップ２３が反転して反対側のＲＡ
Ｍが選択され、再度オンオフ反転信号２２がオンになる
と、反対側のＲＡＭが動作してライトデータ１１を格納
する。障害が起ると、ソフトウエアの指示によってダン
プ開始命令１８が発行され、ＲＡＭ１６および１７の内
容がそれぞれＲＡＭ出力データ２４および２５として外
部に出力される。
トウエア命令のジャンプ命令または割込みが入っていな
い場合、アドレス生成部３１は、プログラムの進行中、
次に実行するソフトウエア命令のアドレスを逐次プログ
ラムカウンタ１にセットし、ＲＡＭ１６および１７には
書込まない。ジャンプ命令割込み検出部３３がソフトウ
エア命令のジャンプ命令または割込みを検出したとき
は、アドレス生成部３１は、ジャンプ元または割込み元
のアドレスとジャンプ先または割込み先のアドレスとを
マージして６４ビットのデータとしたライトデータ１１
をＲＡＭ１６および１７に送出する。ＲＡＭ１６または
１７は、ソフトウエアの指示によってオンオフ反転信号
２２がオンになったとき、ＲＡＭセレクト部３４のフリ
ップフロップ２３によって選択されている方のＲＡＭが
動作し、このライトデータ１１を格納する。次に、ソフ
トウエアの指示によってオンオフ反転信号２２がオフに
なると、フリップフロップ２３が反転して反対側のＲＡ
Ｍが選択され、再度オンオフ反転信号２２がオンになる
と、反対側のＲＡＭが動作してライトデータ１１を格納
する。障害が起ると、ソフトウエアの指示によってダン
プ開始命令１８が発行され、ＲＡＭ１６および１７の内
容がそれぞれＲＡＭ出力データ２４および２５として外
部に出力される。
【００２０】
【発明の効果】以上説明したように、本発明の情報処理
装置は、ジャンプ命令および割込みを検出し、ジャンプ
命令および割込みがあったときそのジャンプ元または割
込み元のアドレスとジャンプ先または割込み先のアドレ
スとをＲＡＭに格納するように構成することにより、非
同期な割込みやプロセッサの暴走による障害が発生した
場合、その前後の繋りを確認することができるという効
果がある。また、ＲＡＭに対する書込み動作の開始と停
止とをソフトウエアの指示によって行うようにすること
により、ＲＡＭに格納するアドレスの範囲を任意に設定
することができるという効果もある。更に、ＲＡＭの数
を２個とし、それらに対する書込み動作を選択できるよ
うにすることにより、障害が発生したときの情報と障害
が発生する１事象前の情報とを別個のＲＡＭに格納して
おくことができるため、それらの情報を比較しながら障
害原因の解析を行うことができるという効果がある。
装置は、ジャンプ命令および割込みを検出し、ジャンプ
命令および割込みがあったときそのジャンプ元または割
込み元のアドレスとジャンプ先または割込み先のアドレ
スとをＲＡＭに格納するように構成することにより、非
同期な割込みやプロセッサの暴走による障害が発生した
場合、その前後の繋りを確認することができるという効
果がある。また、ＲＡＭに対する書込み動作の開始と停
止とをソフトウエアの指示によって行うようにすること
により、ＲＡＭに格納するアドレスの範囲を任意に設定
することができるという効果もある。更に、ＲＡＭの数
を２個とし、それらに対する書込み動作を選択できるよ
うにすることにより、障害が発生したときの情報と障害
が発生する１事象前の情報とを別個のＲＡＭに格納して
おくことができるため、それらの情報を比較しながら障
害原因の解析を行うことができるという効果がある。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】本発明の第二の実施例を示すブロック図であ
る。
る。
１ プログラムカウンタ ２ セレクタ ２ａ （＋１）信号 ２ｂ （オフセット）信号 ３ 加算機 ４ マージ部 ５ デコーダ ６ 割込み検出回路 ７ アドレスデータ ８ アドレスデータ ９ アドレスデータ １１ ライトデータ １２ ライトイネーブル信号 １３ ジャンプ命令 １４ 割込み信号 １５ ランダムアクセスメモリ（ＲＡＭ） １６ ランダムアクセスメモリ（ＲＡＭ） １７ ランダムアクセスメモリ（ＲＡＭ） １８ ダンプ命令 １９ セレクト信号 ２０ セレクト信号 ２１ ＲＡＭライトオンオフ指示信号 ２２ オンオフ反転信号 ２３ フリップフロップ ２４ ＲＡＭ出力データ ２５ ＲＡＭ出力データ ３１ アドレス生成部 ３２ ジャンプ命令割込み検出部 ３３ ジャンプ命令割込み検出部 ３４ ＲＡＭセレクト部
Claims (2)
- 【請求項１】 ジャンプ命令を入力してそれを検出する
デコーダと、割込み信号を入力してそれを検出する割込
み検出回路とを有し、前記ジャンプ命令または前記割込
み信号のいずれか一方を検出したときライトイネーブル
信号を出力するジャンプ命令割込み検出部と、 （＋１）信号と（オフセット）信号と前記ジャンプ命令
割込み検出部からの前記ライトイネーブル信号とを入力
して実行すべきソフトウエア命令がジャンプ命令および
割込み以外の場合は前記（＋１）信号を出力し実行すべ
きソフトウエア命令がジャンプ命令または割込みの場合
は前記（オフセット）信号を出力するセレクタと、実行
したソフトウエア命令のアドレスを逐次カウントするプ
ログラムカウンタと、前記プログラムカウンタの出力の
アドレスデータと前記セレクタからのアドレスデータと
を入力して加算する加算機と、前記加算機からのアドレ
スデータと前記プログラムカウンタからのアドレスデー
タとをマージしてその結果をライトデータとして出力す
るマージ部とを有するアドレス生成部と、 前記ライトデータと前記ライトイネーブル信号とを入力
して前記ライトデータを格納するランダムアクセスメモ
リとを備えることを特徴とする情報処理装置。 - 【請求項２】 ジャンプ命令を入力してそれを検出する
デコーダと、割込み信号を入力してそれを検出する割込
み検出回路とを有し、前記ジャンプ命令または前記割込
み信号のいずれか一方を検出し、かつ外部からのＲＡＭ
ライトオンオフ指示信号がイネーブルになったときにラ
イトイネーブル信号を出力するジャンプ命令割込み検出
部と、 （＋１）信号と（オフセット）信号と前記ジャンプ命令
割込み検出部からの前記ライトイネーブル信号とを入力
して実行すべきソフトウエア命令がジャンプ命令および
割込み以外の場合は前記（＋１）信号を出力し実行すべ
きソフトウエア命令がジャンプ命令または割込みの場合
は前記（オフセット）信号を出力するセレクタと、実行
したソフトウエア命令のアドレスを逐次カウントするプ
ログラムカウンタと、前記プログラムカウンタの出力の
アドレスデータと前記セレクタからのアドレスデータと
を入力して加算する加算機と、前記加算機からのアドレ
スデータと前記プログラムカウンタからのアドレスデー
タとをマージしてその結果をライトデータとして出力す
るマージ部とを有するアドレス生成部と、 前記ＲＡＭライトオンオフ指示信号を反転させたオンオ
フ反転信号を入力してフリップフロップ２３を反転動作
を行うことによって二つのセレクト信号のうちのいずれ
か一方のセレクト信号を出力するフリップフロップを有
するＲＡＭセレクト部と、 前記ライトデータおよび前記ライトイネーブル信号およ
び前記二つのセレクト信号のうちの一方のセレクト信号
を入力して前記ライトデータを格納し、ダンプ開始命令
を入力することによってその格納している内容をＲＡＭ
出力データとして外部に出力する２個のランダムアクセ
スメモリとを備えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261585A JPH05100900A (ja) | 1991-10-09 | 1991-10-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261585A JPH05100900A (ja) | 1991-10-09 | 1991-10-09 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100900A true JPH05100900A (ja) | 1993-04-23 |
Family
ID=17363967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261585A Pending JPH05100900A (ja) | 1991-10-09 | 1991-10-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100900A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| KR100439286B1 (ko) * | 1995-06-29 | 2004-08-30 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 처리시스템,프로세서,컴퓨터판독가능한메모리및컴파일러 |
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
-
1991
- 1991-10-09 JP JP3261585A patent/JPH05100900A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| KR100439286B1 (ko) * | 1995-06-29 | 2004-08-30 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 처리시스템,프로세서,컴퓨터판독가능한메모리및컴파일러 |
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0743653B2 (ja) | 割込みコントローラ | |
| JPS63111545A (ja) | デバツグ用マイクロプロセツサ | |
| KR100267410B1 (ko) | 정보 처리 장치 및 이의 인터럽트 신호 발생 방법 | |
| JPH05100900A (ja) | 情報処理装置 | |
| JP3001547B1 (ja) | インサーキットエミュレータ | |
| SU1456996A1 (ru) | Устройство дл контрол блоков пам ти | |
| JPH0652013A (ja) | トレース回路 | |
| JPS63123140A (ja) | 履歴情報記憶装置 | |
| JPS5936853A (ja) | 演算処理装置 | |
| JPH0784827A (ja) | トレース装置 | |
| JPH0776934B2 (ja) | マイクロコンピュータ系の異常検出装置 | |
| JP3118802B2 (ja) | 分岐ヒストリテーブルを用いたデバッグ回路 | |
| JPH0748192B2 (ja) | 記憶装置 | |
| JPH09319592A (ja) | マイクロコンピュータ | |
| JPS6227422B2 (ja) | ||
| JPH02148230A (ja) | 演算処理装置 | |
| JPH10149318A (ja) | メモリ監視方式 | |
| JPS62254236A (ja) | 例外事象検出装置 | |
| JPH01169639A (ja) | 記憶装置 | |
| JPS63136238A (ja) | マイクロプログラム制御装置 | |
| JPS62271028A (ja) | マイクロプロセツサ | |
| JPS58225446A (ja) | メモリパリテイリトライ方式 | |
| JPH04255045A (ja) | パリティ・チェック回路 | |
| JPH11184723A (ja) | 故障検出方式 | |
| JPH0315948A (ja) | アドレスバス試験方式 |