JPH05100974A - ソフトウエア・ダウンロード方式 - Google Patents
ソフトウエア・ダウンロード方式Info
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- JPH05100974A JPH05100974A JP3257730A JP25773091A JPH05100974A JP H05100974 A JPH05100974 A JP H05100974A JP 3257730 A JP3257730 A JP 3257730A JP 25773091 A JP25773091 A JP 25773091A JP H05100974 A JPH05100974 A JP H05100974A
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Abstract
(57)【要約】
【目的】 本発明はソフトウェア・ダウンロード方式に
関し、ソフトウェア・ダウンロードを受けるＣＰＵの稼
働停止時間を格段に短縮できるソフトウェア・ダウンロ
ード方式の提供を目的とする。 【構成】 遠隔より伝送路を介して稼働中の情報処理装
置にプログラムデータをダウンロードするソフトウェア
・ダウンロード方式において、前記情報処理装置は、主
制御を行うＣＰＵ３と、ＣＰＵ３が実行するプログラム
を記憶している第１のメモリ１と、遠隔より伝送路を介
して送られるプログラムデータを記憶する第２のメモリ
２とを備え、ＣＰＵ３の稼働中に第２のメモリ２にプロ
グラムデータをダウンロードしておき、ＣＰＵ３のソフ
トウェアの切換時に第２のメモリ２から第１のメモリ１
にプログラムデータをロードする。また、ＣＰＵ３は、
第２のメモリ２から第１のメモリ１へのプログラムデー
タのロード終了を検出したことによりＣＰＵ３のリセッ
ト信号を付勢してリスタートする。
関し、ソフトウェア・ダウンロードを受けるＣＰＵの稼
働停止時間を格段に短縮できるソフトウェア・ダウンロ
ード方式の提供を目的とする。 【構成】 遠隔より伝送路を介して稼働中の情報処理装
置にプログラムデータをダウンロードするソフトウェア
・ダウンロード方式において、前記情報処理装置は、主
制御を行うＣＰＵ３と、ＣＰＵ３が実行するプログラム
を記憶している第１のメモリ１と、遠隔より伝送路を介
して送られるプログラムデータを記憶する第２のメモリ
２とを備え、ＣＰＵ３の稼働中に第２のメモリ２にプロ
グラムデータをダウンロードしておき、ＣＰＵ３のソフ
トウェアの切換時に第２のメモリ２から第１のメモリ１
にプログラムデータをロードする。また、ＣＰＵ３は、
第２のメモリ２から第１のメモリ１へのプログラムデー
タのロード終了を検出したことによりＣＰＵ３のリセッ
ト信号を付勢してリスタートする。
Description
【０００１】
【産業上の利用分野】本発明はソフトウェア・ダウンロ
ード方式に関し、更に詳しくは遠隔より伝送路を介して
稼働中の情報処理装置にプログラムデータをダウンロー
ドするソフトウェア・ダウンロード方式に関する。加入
者系通信システムにおいては、局舎の中央管理装置（Ｏ
Ｓ）が伝送路を介して遠隔の加入者系伝送装置の運用、
管理、保守及び設定を行っている。一方、加入者系伝送
装置の側では、ＯＳインタフェースユニットと呼ばれる
部分（情報処理装置）がＯＳからの指示に従って伝送装
置内の各パネルに対し、警報の収集、各種の設定及び制
御を行うが、しばしば局舎のＯＳ機能がエンハンスされ
ることがあり、これに伴ってＯＳインタフェースユニッ
トのソフトウェアを変更する必要が生じる。そこで、か
かる稼働中の伝送装置のプログラム変更を短時間で行
い、加入者へのサービス停止時間を最小化することが要
望されている。
ード方式に関し、更に詳しくは遠隔より伝送路を介して
稼働中の情報処理装置にプログラムデータをダウンロー
ドするソフトウェア・ダウンロード方式に関する。加入
者系通信システムにおいては、局舎の中央管理装置（Ｏ
Ｓ）が伝送路を介して遠隔の加入者系伝送装置の運用、
管理、保守及び設定を行っている。一方、加入者系伝送
装置の側では、ＯＳインタフェースユニットと呼ばれる
部分（情報処理装置）がＯＳからの指示に従って伝送装
置内の各パネルに対し、警報の収集、各種の設定及び制
御を行うが、しばしば局舎のＯＳ機能がエンハンスされ
ることがあり、これに伴ってＯＳインタフェースユニッ
トのソフトウェアを変更する必要が生じる。そこで、か
かる稼働中の伝送装置のプログラム変更を短時間で行
い、加入者へのサービス停止時間を最小化することが要
望されている。
【０００２】
【従来の技術】図４は従来のソフトウェア・ダウンロー
ド方式の構成を示す図で、図において１００はＯＳイン
タフェースユニット、１はＥＰＲＯＭ又はＥ2 ＰＲＯ
Ｍ、３はＣＰＵ、４ａはデータバス（ＤＢ）、４ｂはア
ドレスバス（ＡＢ）、５はＤＭＡコントローラ（ＤＭＡ
Ｃ）、５１はアドレスカウンタ（ＡＣ）、５３はデータ
転送カウンタ（ＸＣ）、６は直−並列変換部（ＳＰ
Ｃ）、Ｂはバッファ回路、ＯＲはＯＲゲート回路、８は
局舎の中央管理装置（ＯＳ）、９は公衆回線網等の伝送
路、１０はモデムである。
ド方式の構成を示す図で、図において１００はＯＳイン
タフェースユニット、１はＥＰＲＯＭ又はＥ2 ＰＲＯ
Ｍ、３はＣＰＵ、４ａはデータバス（ＤＢ）、４ｂはア
ドレスバス（ＡＢ）、５はＤＭＡコントローラ（ＤＭＡ
Ｃ）、５１はアドレスカウンタ（ＡＣ）、５３はデータ
転送カウンタ（ＸＣ）、６は直−並列変換部（ＳＰ
Ｃ）、Ｂはバッファ回路、ＯＲはＯＲゲート回路、８は
局舎の中央管理装置（ＯＳ）、９は公衆回線網等の伝送
路、１０はモデムである。
【０００３】ＣＰＵ３は、Ｅ2 ＰＲＯＭ１の制御プログ
ラムに従って、遠隔のＯＳ８からの指示をシリアルポー
トＳＰで受けて解析し、伝送装置内の不図示の各パネル
に対して警報の収集、各種の設定及び制御を行ってい
る。この状態では、ＣＰＵ３はバス４ａ，４ｂを占有し
ており、バッファ回路Ｂはゲート信号Ｇにより信号の出
力を阻止されている。
ラムに従って、遠隔のＯＳ８からの指示をシリアルポー
トＳＰで受けて解析し、伝送装置内の不図示の各パネル
に対して警報の収集、各種の設定及び制御を行ってい
る。この状態では、ＣＰＵ３はバス４ａ，４ｂを占有し
ており、バッファ回路Ｂはゲート信号Ｇにより信号の出
力を阻止されている。
【０００４】一方、局舎においてＯＳ８の機能がエンハ
ンスされると、これに伴いＯＳインタフェースユニット
１００のソフトウェアを変更する必要が生じ、ＯＳ８は
ＣＰＵ３に対して新しいプログラムデータのダウンロー
ドを開始する旨を知らせる。これを受けたＣＰＵ３は、
ＤＭＡＣ５のＡＣ５１にＥ2 ＰＲＯＭ１へのロード開始
アドレスをセットし、またＸＣ５３にＯＳ８から知らさ
れたプログラムデータ数をセットし、ＤＭＡＣ５を付勢
する。
ンスされると、これに伴いＯＳインタフェースユニット
１００のソフトウェアを変更する必要が生じ、ＯＳ８は
ＣＰＵ３に対して新しいプログラムデータのダウンロー
ドを開始する旨を知らせる。これを受けたＣＰＵ３は、
ＤＭＡＣ５のＡＣ５１にＥ2 ＰＲＯＭ１へのロード開始
アドレスをセットし、またＸＣ５３にＯＳ８から知らさ
れたプログラムデータ数をセットし、ＤＭＡＣ５を付勢
する。
【０００５】これにより、ＤＭＡＣ５は、直−並列変換
部６を付勢（Ｅ）し、該直−並列変換部６で受信した新
しいプログラムデータの１バイトがデータレディー（Ｄ
ＲＹ）になるとＣＰＵ３に対してメモリサイクルを要求
（ＲＱ）する。そして、ＣＰＵ３からの許可（ＡＣＫ）
があると、ゲート信号Ｇを付勢してバス４ａ，４ｂを一
時的に占有し、Ｅ2 ＰＲＯＭ１に新しいプログラムデー
タの１バイトを書き込む。そして、ＡＣ５１及びＸＣ５
３の内容を更新し、こうしてＸＣ５３が規定のプログラ
ムデータ数をカウントするまで上記の処理を繰り返す。
従って、この間はＣＰＵ３は稼働していない。
部６を付勢（Ｅ）し、該直−並列変換部６で受信した新
しいプログラムデータの１バイトがデータレディー（Ｄ
ＲＹ）になるとＣＰＵ３に対してメモリサイクルを要求
（ＲＱ）する。そして、ＣＰＵ３からの許可（ＡＣＫ）
があると、ゲート信号Ｇを付勢してバス４ａ，４ｂを一
時的に占有し、Ｅ2 ＰＲＯＭ１に新しいプログラムデー
タの１バイトを書き込む。そして、ＡＣ５１及びＸＣ５
３の内容を更新し、こうしてＸＣ５３が規定のプログラ
ムデータ数をカウントするまで上記の処理を繰り返す。
従って、この間はＣＰＵ３は稼働していない。
【０００６】しかし、上記の方式によると、トータルの
ダウンロード時間が伝送路９の通信速度に依存してしま
い、一般にこの時間は相当に長い。従来は、このために
かなりの長い時間、加入者へのサービスを停止しなくて
はならなかった。
ダウンロード時間が伝送路９の通信速度に依存してしま
い、一般にこの時間は相当に長い。従来は、このために
かなりの長い時間、加入者へのサービスを停止しなくて
はならなかった。
【０００７】
【発明が解決しようとする課題】上記のように従来のソ
フトウェア・ダウンロード方式では、トータルのダウン
ロード時間が伝送路の通信速度に依存してしまうので、
ＣＰＵは長時間その稼働を停止しなくてはならなかっ
た。本発明の目的は、ソフトウェア・ダウンロードを受
けるＣＰＵの稼働停止時間を格段に短縮できるソフトウ
ェア・ダウンロード方式を提供することにある。
フトウェア・ダウンロード方式では、トータルのダウン
ロード時間が伝送路の通信速度に依存してしまうので、
ＣＰＵは長時間その稼働を停止しなくてはならなかっ
た。本発明の目的は、ソフトウェア・ダウンロードを受
けるＣＰＵの稼働停止時間を格段に短縮できるソフトウ
ェア・ダウンロード方式を提供することにある。
【０００８】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のソフトウェア・ダウ
ンロード方式は、遠隔より伝送路を介して稼働中の情報
処理装置にプログラムデータをダウンロードするソフト
ウェア・ダウンロード方式において、前記情報処理装置
は、主制御を行うＣＰＵ３と、ＣＰＵ３が実行するプロ
グラムを記憶している第１のメモリ１と、遠隔より伝送
路を介して送られるプログラムデータを記憶する第２の
メモリ２とを備え、ＣＰＵ３の稼働中に第２のメモリ２
にプログラムデータをダウンロードしておき、ＣＰＵ３
のソフトウェアの切換時に第２のメモリ２から第１のメ
モリ１にプログラムデータをロードするものである。
により解決される。即ち、本発明のソフトウェア・ダウ
ンロード方式は、遠隔より伝送路を介して稼働中の情報
処理装置にプログラムデータをダウンロードするソフト
ウェア・ダウンロード方式において、前記情報処理装置
は、主制御を行うＣＰＵ３と、ＣＰＵ３が実行するプロ
グラムを記憶している第１のメモリ１と、遠隔より伝送
路を介して送られるプログラムデータを記憶する第２の
メモリ２とを備え、ＣＰＵ３の稼働中に第２のメモリ２
にプログラムデータをダウンロードしておき、ＣＰＵ３
のソフトウェアの切換時に第２のメモリ２から第１のメ
モリ１にプログラムデータをロードするものである。
【０００９】
【作用】ＣＰＵ３は第１のメモリ１の制御プログラムに
従って所定の制御・処理を行っている。この状態ではＣ
ＰＵ３はバス４を占有しており、バッファ回路Ｂはゲー
ト信号Ｇにより信号の出力を阻止されている。ＣＰＵ３
の稼働中に、例えば遠隔のＯＳ８から新しいプログラム
データのダウンロードを開始する旨の知らせがあると、
ＣＰＵ３は、例えばＤＭＡＣ５に対して第２のメモリ２
へのロード開始アドレスとプログラムデータ数とをセッ
トし、ＤＭＡＣ５を付勢する。これによりＤＭＡＣ５
は、直−並列変換部６で受信したプログラムデータの１
バイトがレディー（ＤＲＹ）になると第２のメモリ２の
アドレスＡＤ2 に当該プログラムデータを書き込む。そ
して、アドレス信号ＡＤ2 及びプログラムデータ転送数
を更新し、こうして新しいプログラムデータのダウンロ
ードが終了するまで上記の処理を繰り返す。この間は、
ＣＰＵ３はバス４及び第１のメモリ１を占有できるの
で、ＣＰＵ３の稼働には何の支障もない。
従って所定の制御・処理を行っている。この状態ではＣ
ＰＵ３はバス４を占有しており、バッファ回路Ｂはゲー
ト信号Ｇにより信号の出力を阻止されている。ＣＰＵ３
の稼働中に、例えば遠隔のＯＳ８から新しいプログラム
データのダウンロードを開始する旨の知らせがあると、
ＣＰＵ３は、例えばＤＭＡＣ５に対して第２のメモリ２
へのロード開始アドレスとプログラムデータ数とをセッ
トし、ＤＭＡＣ５を付勢する。これによりＤＭＡＣ５
は、直−並列変換部６で受信したプログラムデータの１
バイトがレディー（ＤＲＹ）になると第２のメモリ２の
アドレスＡＤ2 に当該プログラムデータを書き込む。そ
して、アドレス信号ＡＤ2 及びプログラムデータ転送数
を更新し、こうして新しいプログラムデータのダウンロ
ードが終了するまで上記の処理を繰り返す。この間は、
ＣＰＵ３はバス４及び第１のメモリ１を占有できるの
で、ＣＰＵ３の稼働には何の支障もない。
【００１０】次にＣＰＵ３のソフトウェア切換時になる
と、ＣＰＵ３は、ＤＭＡＣ５に対して第１のメモリ１へ
のロード開始アドレスＡＤ1 、第２のメモリ２の読出開
始アドレスＡＤ2 及びプログラムデータ数をセットし、
ＤＭＡＣ５を付勢する。これにより、ＤＭＡＣ５はＣＰ
Ｕ３に対してメモリサイクルを要求（ＲＱ）し、ＣＰＵ
３からの許可（ＡＣＫ）があると、ゲート信号Ｇを付勢
してバス４を一時的に占有し、第２のメモリ２から第１
のメモリ１にプログラムデータをロードする。こうし
て、規定のプログラムデータ数になるまで上記の処理を
繰り返す。この間は、ＣＰＵ３はその稼働を停止する
が、一般にメモリ間のデータ転送は極めて速いので、従
来の方式に比べてＣＰＵの稼働停止時間を格段に短縮で
きる。
と、ＣＰＵ３は、ＤＭＡＣ５に対して第１のメモリ１へ
のロード開始アドレスＡＤ1 、第２のメモリ２の読出開
始アドレスＡＤ2 及びプログラムデータ数をセットし、
ＤＭＡＣ５を付勢する。これにより、ＤＭＡＣ５はＣＰ
Ｕ３に対してメモリサイクルを要求（ＲＱ）し、ＣＰＵ
３からの許可（ＡＣＫ）があると、ゲート信号Ｇを付勢
してバス４を一時的に占有し、第２のメモリ２から第１
のメモリ１にプログラムデータをロードする。こうし
て、規定のプログラムデータ数になるまで上記の処理を
繰り返す。この間は、ＣＰＵ３はその稼働を停止する
が、一般にメモリ間のデータ転送は極めて速いので、従
来の方式に比べてＣＰＵの稼働停止時間を格段に短縮で
きる。
【００１１】また好ましくは、ＣＰＵ３は、第２のメモ
リ２から第１のメモリ１へのプログラムデータのロード
終了を検出したことによりＣＰＵ３のリセット信号を付
勢してリスタートする。従って、加入者等へのサービス
には殆ど影響を与えない。
リ２から第１のメモリ１へのプログラムデータのロード
終了を検出したことによりＣＰＵ３のリセット信号を付
勢してリスタートする。従って、加入者等へのサービス
には殆ど影響を与えない。
【００１２】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。図２は実施例のソフトウェア・ダウ
ンロード方式の構成を示す図で、図において２００はＯ
Ｓインタフェースユニット、１はＲＡＭ（第１のメモ
リ）、２はＥＰＲＯＭ又はＥ 2 ＰＲＯＭ（第２のメモ
リ）、３はＣＰＵ、４ａはデータバス（ＤＢ）、４ｂは
アドレスバス（ＡＢ）、５はＤＭＡコントローラ（ＤＭ
ＡＣ）、５１，５２はアドレスカウンタ（ＡＣ）、５３
はデータ転送カウンタ（ＸＣ）、６は直−並列変換部
（ＳＰＣ）、７はパワーオンリセット回路（ＰＯＲ）、
Ｂはバッファ回路、ＯＲはＯＲゲート回路、８は局舎の
中央管理装置（ＯＳ）、９は公衆回線網等の伝送路、１
０はモデムである。
を詳細に説明する。図２は実施例のソフトウェア・ダウ
ンロード方式の構成を示す図で、図において２００はＯ
Ｓインタフェースユニット、１はＲＡＭ（第１のメモ
リ）、２はＥＰＲＯＭ又はＥ 2 ＰＲＯＭ（第２のメモ
リ）、３はＣＰＵ、４ａはデータバス（ＤＢ）、４ｂは
アドレスバス（ＡＢ）、５はＤＭＡコントローラ（ＤＭ
ＡＣ）、５１，５２はアドレスカウンタ（ＡＣ）、５３
はデータ転送カウンタ（ＸＣ）、６は直−並列変換部
（ＳＰＣ）、７はパワーオンリセット回路（ＰＯＲ）、
Ｂはバッファ回路、ＯＲはＯＲゲート回路、８は局舎の
中央管理装置（ＯＳ）、９は公衆回線網等の伝送路、１
０はモデムである。
【００１３】図３は実施例のソフトウェア・ダウンロー
ド方式の動作フローチャートで、以下、図２及び図３を
参照して動作を説明する。ＣＰＵ３に電源投入すると、
パワーオンリセット回路７によりＣＰＵ３のリセット信
号ＲＳが発生してステップＳ１に入力し、ＣＰＵ３は、
例えば不図示の内部ＲＯＭに記憶されている所定の起動
ルーティンを実行する。即ち、ＣＰＵ３はＤＭＡＣ５の
ＡＣ５１にＲＡＭ１へのロード開始アドレス、ＡＣ５２
にＥ2 ＰＲＯＭ２の読出開始アドレス、及びＸＣ５３に
規定のプログラムデータ数を夫々セットし、ＤＭＡＣ５
を付勢する。これにより、ＤＭＡＣ５はＣＰＵ３に対し
てメモリサイクルを要求（ＲＱ）し、ＣＰＵ３からの許
可（ＡＣＫ）があると、ゲート信号Ｇを付勢してバス４
ａ，４ｂを一時的に占有し、Ｅ2 ＰＲＯＭ２からＲＡＭ
１に既存のプログラムデータバイトを転送する。そし
て、ＡＣ５１，５２及びＸＣ５３の内容を夫々更新す
る。こうして、ＤＭＡＣ５はＸＣ５３が規定のプログラ
ムデータ数をカウントするまで上記の処理を繰り返す。
この間、ＣＰＵ３はステップＳ２に進んでＤＭＡＣ５の
処理終了を待ち、処理終了をセンスするとステップＳ３
に進み、ＲＡＭ１の所定番地（アプリケーションプログ
ラムの開始番地）にジャンプする。
ド方式の動作フローチャートで、以下、図２及び図３を
参照して動作を説明する。ＣＰＵ３に電源投入すると、
パワーオンリセット回路７によりＣＰＵ３のリセット信
号ＲＳが発生してステップＳ１に入力し、ＣＰＵ３は、
例えば不図示の内部ＲＯＭに記憶されている所定の起動
ルーティンを実行する。即ち、ＣＰＵ３はＤＭＡＣ５の
ＡＣ５１にＲＡＭ１へのロード開始アドレス、ＡＣ５２
にＥ2 ＰＲＯＭ２の読出開始アドレス、及びＸＣ５３に
規定のプログラムデータ数を夫々セットし、ＤＭＡＣ５
を付勢する。これにより、ＤＭＡＣ５はＣＰＵ３に対し
てメモリサイクルを要求（ＲＱ）し、ＣＰＵ３からの許
可（ＡＣＫ）があると、ゲート信号Ｇを付勢してバス４
ａ，４ｂを一時的に占有し、Ｅ2 ＰＲＯＭ２からＲＡＭ
１に既存のプログラムデータバイトを転送する。そし
て、ＡＣ５１，５２及びＸＣ５３の内容を夫々更新す
る。こうして、ＤＭＡＣ５はＸＣ５３が規定のプログラ
ムデータ数をカウントするまで上記の処理を繰り返す。
この間、ＣＰＵ３はステップＳ２に進んでＤＭＡＣ５の
処理終了を待ち、処理終了をセンスするとステップＳ３
に進み、ＲＡＭ１の所定番地（アプリケーションプログ
ラムの開始番地）にジャンプする。
【００１４】ステップＳ４ではＯＳ８からのプログラム
のダウンロードが終了か否かを判別するが、この時点で
はプログラムのダウンロード処理を開始していないの
で、端子ＮＯに進む。ステップＳ５ではＯＳ８からの指
令をシリアルポートＳＰで受けてその内容を解析するＯ
Ｓインタフェース処理を行い、ステップＳ６では指令内
容がＯＳ８からのプログラムのダウンロード要求か否か
を判別する。もしダウンロード要求でなければステップ
Ｓ８に進み、当該指令内容に従って伝送装置の運用、管
理、保守又は設定の処理を実行する。
のダウンロードが終了か否かを判別するが、この時点で
はプログラムのダウンロード処理を開始していないの
で、端子ＮＯに進む。ステップＳ５ではＯＳ８からの指
令をシリアルポートＳＰで受けてその内容を解析するＯ
Ｓインタフェース処理を行い、ステップＳ６では指令内
容がＯＳ８からのプログラムのダウンロード要求か否か
を判別する。もしダウンロード要求でなければステップ
Ｓ８に進み、当該指令内容に従って伝送装置の運用、管
理、保守又は設定の処理を実行する。
【００１５】また、指令内容がＯＳ８からのプログラム
のダウンロード要求の時はステップＳ７に進み、ＣＰＵ
３はＤＭＡＣ５のＡＣ５２にＥ2 ＰＲＯＭ２へのロード
開始アドレス、及びＸＣ５３にＯＳ８から知らされたプ
ログラムデータ数を夫々セットし、ＤＭＡＣ５を付勢し
てステップＳ４に戻る。一方、ＤＭＡＣ５は、直−並列
変換部６を付勢（Ｅ）し、該直−並列変換部６で受信し
たビットシリアルプログラムデータＳＤの１バイトがレ
ディー（ＤＲＹ）になるとＥ2 ＰＲＯＭ２のアドレスＡ
Ｄ2 に当該プログラムデータバイトを書き込む。そし
て、直−並列変換部６にＡＣＫ信号を返すと共に、ＡＣ
５２及びＸＣ５３の内容を更新し、こうして、ＯＳ８か
らの新しい全プログラムデータのダウンロードが終了す
るまで上記の処理を繰り返す。この間は、バッファ回路
Ｂのゲート信号Ｇは消勢されており、ＣＰＵ３はバス４
ａ，４ｂ及びＲＡＭ１を占有できるので、ＲＡＭ１のプ
ログラムによるＣＰＵ３の稼働には何の支障もない。
のダウンロード要求の時はステップＳ７に進み、ＣＰＵ
３はＤＭＡＣ５のＡＣ５２にＥ2 ＰＲＯＭ２へのロード
開始アドレス、及びＸＣ５３にＯＳ８から知らされたプ
ログラムデータ数を夫々セットし、ＤＭＡＣ５を付勢し
てステップＳ４に戻る。一方、ＤＭＡＣ５は、直−並列
変換部６を付勢（Ｅ）し、該直−並列変換部６で受信し
たビットシリアルプログラムデータＳＤの１バイトがレ
ディー（ＤＲＹ）になるとＥ2 ＰＲＯＭ２のアドレスＡ
Ｄ2 に当該プログラムデータバイトを書き込む。そし
て、直−並列変換部６にＡＣＫ信号を返すと共に、ＡＣ
５２及びＸＣ５３の内容を更新し、こうして、ＯＳ８か
らの新しい全プログラムデータのダウンロードが終了す
るまで上記の処理を繰り返す。この間は、バッファ回路
Ｂのゲート信号Ｇは消勢されており、ＣＰＵ３はバス４
ａ，４ｂ及びＲＡＭ１を占有できるので、ＲＡＭ１のプ
ログラムによるＣＰＵ３の稼働には何の支障もない。
【００１６】やがて、ＣＰＵ３はステップＳ４の判別で
ダウンロードの終了を検出すると、ＯＳ８からの新しい
プログラムデータの準備完了である。そこで、ＣＰＵ３
は自分のＩ／Ｏポートよりプログラムリセット信号ＰＲ
Ｓを出力して、ステップＳ１に戻る。続くステップＳ
１，Ｓ２では上記同様にしてＯＳ８からＥ2 ＰＲＯＭ２
にダウンロードされた新しいプログラムデータがＤＭＡ
Ｃ５によりＲＡＭ１に高速で転送され、ステップＳ３で
はＲＡＭ１の新しいプログラムの所定番地にジャンプす
る。従って、加入者等へのサービスには殆ど影響を与え
ない。
ダウンロードの終了を検出すると、ＯＳ８からの新しい
プログラムデータの準備完了である。そこで、ＣＰＵ３
は自分のＩ／Ｏポートよりプログラムリセット信号ＰＲ
Ｓを出力して、ステップＳ１に戻る。続くステップＳ
１，Ｓ２では上記同様にしてＯＳ８からＥ2 ＰＲＯＭ２
にダウンロードされた新しいプログラムデータがＤＭＡ
Ｃ５によりＲＡＭ１に高速で転送され、ステップＳ３で
はＲＡＭ１の新しいプログラムの所定番地にジャンプす
る。従って、加入者等へのサービスには殆ど影響を与え
ない。
【００１７】なお、上記実施例ではＣＰＵ３への電源投
入時に不図示の内部ＲＯＭに記憶されている所定の起動
ルーティンを実行する構成を述べたが、これに限らな
い。例えば、ＣＰＵ３の内部ＲＯＭの代わりにＥ2 ＰＲ
ＯＭ２を使用しても良い。この場合は、Ｅ2 ＰＲＯＭ２
の所定番地に起動ルーティンを記憶しておき、かつＣＰ
Ｕ３への電源投入時にはＥ2 ＰＲＯＭ２をバス４ａ，４
ｂに接続する構成にして、ＣＰＵ３はＥ2ＰＲＯＭ２の
起動ルーティンに従ってＤＭＡＣ５を立ち上げる構成に
しても良い。
入時に不図示の内部ＲＯＭに記憶されている所定の起動
ルーティンを実行する構成を述べたが、これに限らな
い。例えば、ＣＰＵ３の内部ＲＯＭの代わりにＥ2 ＰＲ
ＯＭ２を使用しても良い。この場合は、Ｅ2 ＰＲＯＭ２
の所定番地に起動ルーティンを記憶しておき、かつＣＰ
Ｕ３への電源投入時にはＥ2 ＰＲＯＭ２をバス４ａ，４
ｂに接続する構成にして、ＣＰＵ３はＥ2ＰＲＯＭ２の
起動ルーティンに従ってＤＭＡＣ５を立ち上げる構成に
しても良い。
【００１８】また、上記実施例ではＤＭＡＣ５を利用し
てプログラムデータを転送する構成を述べたが、これに
限らない。本発明のソフトウェア・ダウンロード方式は
他の様々なハードウエア構成によって実現可能である。
また、上記実施例では加入者系通信システムへの適用例
を示したが、本発明のソフトウェア・ダウンロード方式
は他の種類のシステムにも適用可能である。
てプログラムデータを転送する構成を述べたが、これに
限らない。本発明のソフトウェア・ダウンロード方式は
他の様々なハードウエア構成によって実現可能である。
また、上記実施例では加入者系通信システムへの適用例
を示したが、本発明のソフトウェア・ダウンロード方式
は他の種類のシステムにも適用可能である。
【００１９】
【発明の効果】以上述べた如く本発明によれば、ＣＰＵ
３の稼働中に第２のメモリ２にプログラムデータをダウ
ンロードしておき、ＣＰＵ３のソフトウェアの切換時に
第２のメモリ２から第１のメモリ１にプログラムデータ
をロードするので、ＣＰＵ３の稼働停止時間を格段に短
縮できる。
３の稼働中に第２のメモリ２にプログラムデータをダウ
ンロードしておき、ＣＰＵ３のソフトウェアの切換時に
第２のメモリ２から第１のメモリ１にプログラムデータ
をロードするので、ＣＰＵ３の稼働停止時間を格段に短
縮できる。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例のソフトウェア・ダウンロード方
式の構成を示す図である。
式の構成を示す図である。
【図３】図３は実施例のソフトウェア・ダウンロード方
式の動作フローチャートである。
式の動作フローチャートである。
【図４】図４は従来のソフトウェア・ダウンロード方式
の構成を示す図である。
の構成を示す図である。
１ 第１のメモリ ２ 第２のメモリ ３ ＣＰＵ
Claims (2)
- 【請求項１】 遠隔より伝送路を介して稼働中の情報処
理装置にプログラムデータをダウンロードするソフトウ
ェア・ダウンロード方式において、 前記情報処理装置は、 主制御を行うＣＰＵ（３）と、 ＣＰＵ（３）が実行するプログラムを記憶している第１
のメモリ（１）と、 遠隔より伝送路を介して送られるプログラムデータを記
憶する第２のメモリ（２）とを備え、 ＣＰＵ（３）の稼働中に第２のメモリ（２）にプログラ
ムデータをダウンロードしておき、ＣＰＵ（３）のソフ
トウェアの切換時に第２のメモリ（２）から第１のメモ
リ（１）にプログラムデータをロードすることを特徴と
するソフトウェア・ダウンロード方式。 - 【請求項２】 ＣＰＵ（３）は、第２のメモリ（２）か
ら第１のメモリ（１）へのプログラムデータのロード終
了を検出したことによりＣＰＵ（３）のリセット信号を
付勢してリスタートすることを特徴とする請求項１のソ
フトウェア・ダウンロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257730A JPH05100974A (ja) | 1991-10-04 | 1991-10-04 | ソフトウエア・ダウンロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257730A JPH05100974A (ja) | 1991-10-04 | 1991-10-04 | ソフトウエア・ダウンロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100974A true JPH05100974A (ja) | 1993-04-23 |
Family
ID=17310301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257730A Withdrawn JPH05100974A (ja) | 1991-10-04 | 1991-10-04 | ソフトウエア・ダウンロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023521645A (ja) * | 2020-04-01 | 2023-05-25 | プラッサー ウント トイラー エクスポート フォン バーンバウマシーネン ゲゼルシャフト ミット ベシュレンクテル ハフツング | 軌道を処理するためのシステム |
-
1991
- 1991-10-04 JP JP3257730A patent/JPH05100974A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023521645A (ja) * | 2020-04-01 | 2023-05-25 | プラッサー ウント トイラー エクスポート フォン バーンバウマシーネン ゲゼルシャフト ミット ベシュレンクテル ハフツング | 軌道を処理するためのシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |