JPH05101198A - マイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】出力端子を有するマイクロコンピュータにおい
て、プログラムの介在なしに、任意の連続したビットパ
ターン信号を出力することを可能とする。 【構成】データメモリ５と、データメモリ５に格納され
たビットパターンデータ５０を指定するデータポインタ
６と、ビットパターンデータ５０をロードし順次出力す
るシフトレジスタ８と、シフトレジスタ８とデータポイ
ンタ６の動作タイミングを与えるクロック発生器９およ
びカウンタ７と、を有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力端子を有するマイ
クロコンピュータに関する。

【０００２】

【従来の技術】従来の出力端子を有するマイクロコンピ
ュータは、図３（ａ）に示すように、出力端子の状態を
設定する出力端子レジスタ（以下、ポートレジスタと記
す）１と、出力端子（以下出力ポートと記す）２とを有
している。

【０００３】ユーザが出力ポート２の状態を“１”また
は“０”に設定するには、命令によってポートレジスタ
１の値を“１”，“０”に設定していた。

【０００４】また、単純に出力ポート２を“０”または
“１”だけでなく一定パルスを出力する場合には、図３
（ｂ）に示すように、ポートレジスタ１の前にタイマカ
ウンタ３を設け、基準クロック２０を分周した後、ポー
ト入力信号１０として与え、一定間隔でポートレジスタ
１を“０”または“１”に設定して出力ポート２より一
定パルスを出力していた。

【０００５】

【発明が解決しようとする課題】上述した従来の出力ポ
ートを有するマイクロコンピュータでは、出力ポートは
静的に“０”または“１”に設定するか、周期的に
“０”，“１”を反復出力するしかできなかった。

【０００６】このため、出力ポートより不連続な出力パ
ターンを出力する場合には、これをプログラム上で全て
与えてやる必要があり、プログラムの実行速度以上の細
かい出力パターンを出力することができないことや、プ
ログラムのオーバーヘッドが大きくなってしまうという
不都合があった。

【０００７】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、出力端子と、出力端子の状態を設定する出力
端子レジスタとを含むマイクロコンピュータにおいて、
ビットパターンを格納するデータメモリと、データメモ
リの番地を指定するデータポインタと、データメモリの
ビットパターンをロードし順次出力するシフトレジスト
と、シフトレジストとデータポインタの動作タイミング
を与えるクロック発生器およびカウンタと、シフトレジ
スタの出力と出力端子レジスタの出力とを合成し出力端
子に出力する合成回路とを備えている。

【０００８】

【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１は本発明の一実施例の構成図であ
る。また図２は、本実施例の動作を説明するためのタイ
ミングチャートである。

【０００９】図１および図２を参照すると、本実施例で
は、データポインタ６からのデータポインタ信号６０で
指定されるデータメモリ５のビットパターンデータ５０
は、分周クロック７０のタイミングでシフトレジスタ８
に格納される。

【００１０】シフトレジスタ８のデータは、基準クロッ
ク２０に同期してシフトし、ビットパターン信号４０と
して出力される。このビットパターン信号４０は、合成
回路４に入力され、ポート入力信号１０によりポートレ
ジスタ１に設定されたポート出力信号３０と合成され、
出力ポート２より出力される。

【００１１】分周クロック７０は、クロック発生器９に
より発生される基準クロック２０をカウンタ７にて分周
して得られる。この分周クロック７０が、データポイン
タ６の値を更新し、同時にシフトレジスタ８に新しいビ
ットパターンデータを設定する。

【００１２】この結果、出力ポート２には、連続した任
意のビットパターン信号が出力される。

【００１３】ここで、通常、基準クロック２０はマイク
ロコンピュータの命令実行サイクルより速いので、プロ
グラムで出力ポート２を“０”，“１”に反復して設定
するよりもより短い間隔でビットパターンが生成され
る。

【００１４】また、プログラムでポートレジスタ１を
“０”または“１”に設定することにより、ビットパタ
ーン信号４０の出力を制御することが可能となる。

【００１５】

【発明の効果】以上説明したように、本発明は、プログ
ラムの制御では実現できない高速のビットパターン信号
の出力を可能とし、かつ連続した任意のビットパターン
信号をプログラムの介在なしに出力できるので、従来の
マイクロコンピュータでは出力が困難だった連続したビ
ットパターンを容易に出力することができるという効果
を有する。

【図面の簡単な説明】

【図１】本発明の一実施例における出力ポート部分のブ
ロック図である。

【図２】図１に示す実施例の動作を説明するための各信
号のタイミング図である。

【図３】分図（ａ）は、従来のマイクロコンピュータに
おける出力ポート部分の一例のブロック図である。 分図（ｂ）は、従来のマイクロコンピュータにおける出
力ポート部分の他の例のブロック図である。

【符号の説明】

１ ポートレジスタ ２ 出力ポート ３ タイマカウンタ ４ 合成回路 ５ データメモリ ６ データポインタ ７ カウンタ ８ シフトレジスタ ９ クロック発生器 １０ ポート入力信号 ２０ 基準クロック ３０ ポート出力信号 ４０ ビットパターン信号 ５０ ビットパターンデータ ６０ データポインタ信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 出力端子と、出力端子の状態を設定する
   出力端子レジスタとを含むマイクロコンピュータにおい
   て、 ビットパターンを格納するデータメモリと、 データメモリの番地を指定するデータポインタと、 データメモリのビットパターンをロードし順次出力する
   シフトレジストと、 シフトレジストとデータポインタの動作タイミングを与
   えるクロック発生器およびカウンタと、 シフトレジスタの出力と出力端子レジスタの出力とを合
   成し出力端子に出力する合成回路とを備えることを特徴
   とするマイクロコンピュータ。