JPH01177635A - ウエイト制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はウェイト制御方式に関し、特にプロセッサの動
作サイクル時間を拡張してウェイト状態を実現するため
のウェイト制御方式に関する。

従来技術 通常、メモリやＩ１０コントローラに要求されるアクセ
ス時間を確保するために、プロセッサにはメモリリード
サイクルやＩｌｏ　リードライトサイクルを拡張するい
わゆるウェイト制御機能が付加されている。このウェイ
１〜制御機能はプロセッサの動作サイクル中にウェイト
指令信号をこのプロセッサに与えることによってアクセ
スサイクルを追加するのが一般的となっている。

プロセッサの動作サイクルはプロセッサに供給されるシ
ステムクロックに同期しており、システムクロックの数
サイクル分で一つの動作サイクルが規定されている。従
来のウェイト制御方式では、数サイクルで構成される一
連の動作サイクル中にシステムクロックのある規定され
た数が挿入されることによりプロセッサの動作サイクル
を拡張するようになっている。例えば、１ウエイトであ
れば、−ｉの動作サイクル中にシステムサイクルの１サ
イクル分が、また２ウエイトであれば２サイクル分が、
夫々無条件に挿入されて動作サイクルが拡張されるよう
になっている。

ここで、メモリアクセスやＩ１０アクセスのために確保
されるべき時間が、例えば、システムクロックサイクル
の半サイクル分若しくは１／４サイクル分であったとし
ても、１ウエイトであれば１サイクル分、２ウエイトで
あれば２サイクル分が無条件に挿入される。すなわち、
システムクロックの整数分のサイクル数だけ必ず拡張さ
れるようになっているので、無駄な時間が増大すること
になり、効率の良い動作サイクルを確保することができ
ず、プロセッサのスループットを低下させるという欠点
がある。

発明の目的 そこで、本発明は上記のような従来のものの欠点を解決
すべくなされたものであって、その目的とするところは
、効率の良い動作サイクルを確保するようにしてプロセ
ッサのスループットを向上可能なウェイト制御方式を提
供することにある。

九肌例亙羞 本発明によれば、基本クロック発生手段と、この基本ク
ロックを分周器により分周して、プロセッサの動作サイ
クルを決定するシステムクロックとするシステムクロッ
ク発生手段とを含み、ウェイト指令信号に応答して前記
プロセッサの動作サイクル期間を拡張するようにしたウ
ェイト制御方式であって、前記ウェイト指令信号に応答
して前記分周器のリセットを行い、前記ウェイト指令の
終了に応答して、前記基本クロックに同期して前記分周
器のリセットを解除するようにしたことを特徴とするウ
ェイト制御方式が得られる。

実施例 次に図面を用いて本発明の実施例について説明する。

第１図は本発明の実施例のブロック図である。

図において、オシレータ１は基本クロックを発生するも
のであり、この基本クロックが分周器２により１／４分
周されてクロックトライバ３へ供給される。このクロッ
クトライバ３により、プロセッサの動作サイクルを決定
するシステムクロックが各部回路へ供給されるようにな
っている。　一方、分周器２のリセット制御を行うため
にリセットパルス発生回路４が設けられており、ウェイ
ト指示入力に応答してリセットパルスを発生する。具体
的には第２図のタイムチャートに示す如く、ウェイト指
示信号（ＷＡＩＴ）が入力されたときにプロセッサのス
テート（システムクロック周期に等しい）を計数し、予
め設定されている所定数（本実施例ではＴ２　、Ｔ３の
２ステート数としている）になったときに、リセットパ
ルスを発生するのである。

しかる後に、ウェイト指示入力の終端タイミングに応答
してリセットパルスも終了するようになっており、この
とき基本クロックに同期して再び分周器２は基本クロッ
クの分周動作を開始し、システムクロックの発生が再開
される。これにより、第２図に示すようにプロセッサス
テートＴ３において、例えば基本クロックの１周期分の
ウェイト（Ｔ１４がかつてプロセッサの動作サイクルが
みかけ上拡張される。

従来のウェイト制御方式では、第２図の「従来のステー
ト」に示す如く、ウェイト指示入力に応答してステート
Ｔ３にてウェイトがかかることは本発明の場合と同様で
あるが、１ウエイトであれば必ずシステムクロックの１
サイクルＴＷ３だけのウェイトがかけられるようになっ
ているので、上述した様なスループットの低下を生じる
のである。

これに対し、本発明では、システムクロックを生成する
分周器２のリセット制御によりウェイト制御を行う方式
であるので、真にウェイトに必要な期間だけプロセッサ
の動作サイクル時間を拡張でき、よってスループットの
向上が期待できる。

発明の効果 蒸上の如く、本発明によれは、プロセッサに与えるシス
テムクロックを、基本クロックのタイミングで制御する
ようにしているので、みかけ上のプロセッサウェイトを
システムクロックよりも周期の速い基本クロック単位で
行うことができ、従ってプロセッサを効率良く動作させ
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・オシレータ ２・・・・・・分周器

Claims (1)

【特許請求の範囲】
1. （１）基本クロック発生手段と、この基本クロックを分
   周器により分周して、プロセッサの動作サイクルを決定
   するシステムクロックとするシステムクロック発生手段
   とを含み、ウェイト指令信号に応答して前記プロセッサ
   の動作サイクル期間を拡張するようにしたウェイト制御
   方式であって、前記ウェイト指令信号に応答して前記分
   周器のリセットを行い、前記ウェイト指令の終了に応答
   して、前記基本クロックに同期して前記分周器のリセッ
   トを解除するようにしたことを特徴とするウェイト制御
   方式。