JPH05102171A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05102171A JPH05102171A JP3260204A JP26020491A JPH05102171A JP H05102171 A JPH05102171 A JP H05102171A JP 3260204 A JP3260204 A JP 3260204A JP 26020491 A JP26020491 A JP 26020491A JP H05102171 A JPH05102171 A JP H05102171A
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Abstract
(57)【要約】
【目的】寄生容量およびベース抵抗が小さい高性能バイ
ポーラトランジスタを実現する。 【構成】Ｎ+ 型半導体基板１にＮ型エピタキシャル層４
を成長し分離用酸化膜４を形成する。つぎにＰ型ベース
７およびＮ+ 型エミッタ９を成長する。つぎにフォトレ
ジスト１３をマスクとして絶縁膜１１およびＮ+ 型エミ
ッタ９をエッチングする。つぎに絶縁膜を堆積してから
エッチバックして、サイドウォール１４を形成する。つ
ぎにイオン注入によりＰ+ 型グラフトベース１４を形成
する。つぎに層間絶縁膜１６を形成し、エミッタ電極１
７、ベース電極１８を形成する。 【効果】グラフトベースとエミッタとのマージンはサイ
ドウォールの厚さで決まり、Ｎ型エピタキシャル層の上
にグラフトベースが形成されている。
ポーラトランジスタを実現する。 【構成】Ｎ+ 型半導体基板１にＮ型エピタキシャル層４
を成長し分離用酸化膜４を形成する。つぎにＰ型ベース
７およびＮ+ 型エミッタ９を成長する。つぎにフォトレ
ジスト１３をマスクとして絶縁膜１１およびＮ+ 型エミ
ッタ９をエッチングする。つぎに絶縁膜を堆積してから
エッチバックして、サイドウォール１４を形成する。つ
ぎにイオン注入によりＰ+ 型グラフトベース１４を形成
する。つぎに層間絶縁膜１６を形成し、エミッタ電極１
７、ベース電極１８を形成する。 【効果】グラフトベースとエミッタとのマージンはサイ
ドウォールの厚さで決まり、Ｎ型エピタキシャル層の上
にグラフトベースが形成されている。
Description
【０００１】
【産業上の利用分野】本発明は寄生容量とベース抵抗の
小さい高性能のバイポーラトランジスタおよびバイポー
ラ集積回路に関するものである。
小さい高性能のバイポーラトランジスタおよびバイポー
ラ集積回路に関するものである。
【０００２】
【従来の技術】バイポーラデバイスの高性能化は近年特
に大きく進展している。
に大きく進展している。
【０００３】リソグラフィの進歩によりパターンを微細
化する方法は、大幅に改善されてベース抵抗と寄生容量
が低減された。またＳｉ−ＭＢＥにより浅いエミッタ・
ベース接合を形成してキャリャのベース走行時間を短縮
された。その結果、大幅な特性向上が期待されている。
化する方法は、大幅に改善されてベース抵抗と寄生容量
が低減された。またＳｉ−ＭＢＥにより浅いエミッタ・
ベース接合を形成してキャリャのベース走行時間を短縮
された。その結果、大幅な特性向上が期待されている。
【０００４】つぎにＳｉ−ＭＢＥでＰ型ベース層を形成
したＮＰＮトランジスタについて、図７を参照して説明
する。
したＮＰＮトランジスタについて、図７を参照して説明
する。
【０００５】はじめにＮ+ 型シリコン基板１にＮ型エピ
タキシャル層４を成長し、分離用酸化膜５を形成したの
ち、ベースとなるＰ型半導体層７を成長させる。つぎに
絶縁膜１１を形成してからグラフトベースとなるＰ+型
半導体層１５を形成する。つぎに絶縁膜１２を形成して
からＮ+ 型ポリシリコン１０を形成する。つぎにアルミ
ニウムからなるエミッタ電極１７およびベース電極１８
を形成して素子部が完成する。
タキシャル層４を成長し、分離用酸化膜５を形成したの
ち、ベースとなるＰ型半導体層７を成長させる。つぎに
絶縁膜１１を形成してからグラフトベースとなるＰ+型
半導体層１５を形成する。つぎに絶縁膜１２を形成して
からＮ+ 型ポリシリコン１０を形成する。つぎにアルミ
ニウムからなるエミッタ電極１７およびベース電極１８
を形成して素子部が完成する。
【０００６】通常、ベース抵抗を低減するためのＰ+ 型
グラフトベース１５は真性ベース７より深く形成され
る。そのためフリンジ容量によるコレクタ・ベース間の
寄生容量の増大を招く。
グラフトベース１５は真性ベース７より深く形成され
る。そのためフリンジ容量によるコレクタ・ベース間の
寄生容量の増大を招く。
【０００７】一方、ベース抵抗低減のためにグラフトベ
ースはできるだけエミッタに近づけることが望ましい
が、グラフトベースは高濃度なので極端にエミッタ１９
に近づけるとエミッタ・ベース間容量の増加、エミッタ
・ベース間降伏電圧の低下をきたす。
ースはできるだけエミッタに近づけることが望ましい
が、グラフトベースは高濃度なので極端にエミッタ１９
に近づけるとエミッタ・ベース間容量の増加、エミッタ
・ベース間降伏電圧の低下をきたす。
【０００８】さらに、エミッタ・グラフトベース間の距
離はグラフトベースの高濃度Ｐ型層が横方向拡散する距
離と、目合わせずれとから決定される。したがって、パ
ターン微細化が進んでもエミッタ・グラフトベース間の
距離のためベース抵抗の低減やトランジスタ特性の向上
には限界がある。
離はグラフトベースの高濃度Ｐ型層が横方向拡散する距
離と、目合わせずれとから決定される。したがって、パ
ターン微細化が進んでもエミッタ・グラフトベース間の
距離のためベース抵抗の低減やトランジスタ特性の向上
には限界がある。
【０００９】
【発明が解決しようとする課題】ベース抵抗を低減する
ためのグラフトベースにより、パターン微細化に限界が
あった。また、ベース抵抗、コレクタ・ベース間容量等
の寄生容量低減が実現できず、特性向上の妨げとなって
いた。
ためのグラフトベースにより、パターン微細化に限界が
あった。また、ベース抵抗、コレクタ・ベース間容量等
の寄生容量低減が実現できず、特性向上の妨げとなって
いた。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタのコレクタ層の上に真性ベース
が形成され、前記真性ベース上にエミッタおよび前記エ
ミッタのサイドウォールが形成され、前記エミッタおよ
び前記サイドウォールに対して自己整合的に、前記真性
ベースの側面および前記コレクタ層の上面に接する高濃
度の不純物がドープされたグラフトベースが形成された
ものである。
バイポーラトランジスタのコレクタ層の上に真性ベース
が形成され、前記真性ベース上にエミッタおよび前記エ
ミッタのサイドウォールが形成され、前記エミッタおよ
び前記サイドウォールに対して自己整合的に、前記真性
ベースの側面および前記コレクタ層の上面に接する高濃
度の不純物がドープされたグラフトベースが形成された
ものである。
【００１１】本発明の半導体装置の製造方法は、一導電
型の半導体基板上に第１の逆導電型半導体層と少なくと
も１つの一導電型半導体層とを順次成長する工程と、前
記一導電型半導体層の一部を選択エッチングしたのち前
記一導電型半導体層の側面に絶縁膜からなるサイドウォ
ールを形成する工程と、前記一導電型半導体層と前記サ
イドウォールとをマスクとして前記第１の逆導電型半導
体層をエッチングしたのち、前記第１の逆導電型半導体
層の側面の前記一導電型半導体層上に第２の逆導電型半
導体層を形成する工程とを含むものである。
型の半導体基板上に第１の逆導電型半導体層と少なくと
も１つの一導電型半導体層とを順次成長する工程と、前
記一導電型半導体層の一部を選択エッチングしたのち前
記一導電型半導体層の側面に絶縁膜からなるサイドウォ
ールを形成する工程と、前記一導電型半導体層と前記サ
イドウォールとをマスクとして前記第１の逆導電型半導
体層をエッチングしたのち、前記第１の逆導電型半導体
層の側面の前記一導電型半導体層上に第２の逆導電型半
導体層を形成する工程とを含むものである。
【００１２】また本発明の半導体装置の製造方法は、一
導電型の半導体基板上に逆導電型半導体層と少なくとも
１つの一導電型半導体層とを順次成長する工程と、前記
一導電型半導体層の一部を選択エッチングしたのち前記
一導電型半導体層の側面にサイドウォールを形成する工
程と、前記一導電型半導体層と前記サイドウォールとを
マスクとして前記逆導電型半導体層に逆導電型不純物を
ドープする工程とを含むものである。
導電型の半導体基板上に逆導電型半導体層と少なくとも
１つの一導電型半導体層とを順次成長する工程と、前記
一導電型半導体層の一部を選択エッチングしたのち前記
一導電型半導体層の側面にサイドウォールを形成する工
程と、前記一導電型半導体層と前記サイドウォールとを
マスクとして前記逆導電型半導体層に逆導電型不純物を
ドープする工程とを含むものである。
【００１３】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。はじめに図１（ａ）に示
すように、Ｎ+ 型半導体基板１上にＮ型エピタキシャル
層４を成長し分離用酸化膜５を形成する。つぎにベース
となるＰ型半導体層７およびエミッタとなるＮ+ 型半導
体層９を成長したのち、絶縁膜１１を堆積しフォトレジ
スト１３をパターニングする。つぎに図１（ｂ）に示す
ように、フォトレジスト１３をマスクとして絶縁膜１１
およびＮ+ 型半導体層９をエッチングする。このとき一
般にＲＩＥが用いられるが、Ｎ+ 型半導体層９とＰ型半
導体層７との選択比を大きくするため硝酸および硫酸の
混合液によるウェットエッチングを用いることもでき
る。つぎに図１（ｃ）に示すように、全面に絶縁膜を成
長したのち異方性エッチングによりエッチバックして、
絶縁膜からなるサイドウォール１４を形成する。
〜（ｄ）を参照して説明する。はじめに図１（ａ）に示
すように、Ｎ+ 型半導体基板１上にＮ型エピタキシャル
層４を成長し分離用酸化膜５を形成する。つぎにベース
となるＰ型半導体層７およびエミッタとなるＮ+ 型半導
体層９を成長したのち、絶縁膜１１を堆積しフォトレジ
スト１３をパターニングする。つぎに図１（ｂ）に示す
ように、フォトレジスト１３をマスクとして絶縁膜１１
およびＮ+ 型半導体層９をエッチングする。このとき一
般にＲＩＥが用いられるが、Ｎ+ 型半導体層９とＰ型半
導体層７との選択比を大きくするため硝酸および硫酸の
混合液によるウェットエッチングを用いることもでき
る。つぎに図１（ｃ）に示すように、全面に絶縁膜を成
長したのち異方性エッチングによりエッチバックして、
絶縁膜からなるサイドウォール１４を形成する。
【００１４】つぎに絶縁膜１１およびサイドウォール１
４をマスクとして、硼素（ボロン）をイオン注入してグ
ラフトベースとなるＰ+ 型半導体層１４を形成する。イ
オン注入の代りに東京応化工業（株）製のポリボロンフ
ィルムによる低温拡散を用いることもできる。最後に図
２（ｄ）に示すように、層間絶縁膜１６を堆積し、エミ
ッタおよびベースのコンタクトを開口したのちエミッタ
電極１７およびベース電極１８を形成して素子部が完成
する。ＳｉＧｅをベースとするヘテロバイポーラトラン
ジスタにおいては、図２（ａ）に示すように、Ｐ型ベー
ス７の上にＮ型半導体層８およびコンタクト用のＮ+ 型
半導体層９を重ねることもある。
４をマスクとして、硼素（ボロン）をイオン注入してグ
ラフトベースとなるＰ+ 型半導体層１４を形成する。イ
オン注入の代りに東京応化工業（株）製のポリボロンフ
ィルムによる低温拡散を用いることもできる。最後に図
２（ｄ）に示すように、層間絶縁膜１６を堆積し、エミ
ッタおよびベースのコンタクトを開口したのちエミッタ
電極１７およびベース電極１８を形成して素子部が完成
する。ＳｉＧｅをベースとするヘテロバイポーラトラン
ジスタにおいては、図２（ａ）に示すように、Ｐ型ベー
ス７の上にＮ型半導体層８およびコンタクト用のＮ+ 型
半導体層９を重ねることもある。
【００１５】さらに、図２（ｂ）に示すようにＮ型半導
体層８の上にＮ+型ポリシリコン１０を重ねたポリシリ
コンエミッタまたは、図２（ｃ）に示すようにＰ型半導
体層７の上にＮ+ 型ポリシリコン（またはアモルファス
シリコン）１０を用いることもできる。
体層８の上にＮ+型ポリシリコン１０を重ねたポリシリ
コンエミッタまたは、図２（ｃ）に示すようにＰ型半導
体層７の上にＮ+ 型ポリシリコン（またはアモルファス
シリコン）１０を用いることもできる。
【００１６】これらの構造はＮＰＮトランジスタだけで
なく、ＰＮＰトランジスタにも適用することができる。
つぎに本発明の第２の実施例について、図３（ａ）〜
（ｄ）を参照して説明する。はじめに図３（ａ）に示す
ように、Ｎ+ 型半導体基板１上にＮ型エピタキシャル層
４を成長し分離用酸化膜５を形成する。つぎにベースと
なるＰ型半導体層７およびエミッタとなるＮ型半導体層
８を成長したのち、絶縁膜１１を堆積して絶縁膜１１お
よびＮ型半導体層８を選択エッチングする。つぎに全面
に絶縁膜を成長したのちエッチバックして、絶縁膜から
なるサイドウォール１４を形成する。
なく、ＰＮＰトランジスタにも適用することができる。
つぎに本発明の第２の実施例について、図３（ａ）〜
（ｄ）を参照して説明する。はじめに図３（ａ）に示す
ように、Ｎ+ 型半導体基板１上にＮ型エピタキシャル層
４を成長し分離用酸化膜５を形成する。つぎにベースと
なるＰ型半導体層７およびエミッタとなるＮ型半導体層
８を成長したのち、絶縁膜１１を堆積して絶縁膜１１お
よびＮ型半導体層８を選択エッチングする。つぎに全面
に絶縁膜を成長したのちエッチバックして、絶縁膜から
なるサイドウォール１４を形成する。
【００１７】つぎに図３（ｂ）に示すように、絶縁膜１
１およびサイドウォール１４をマスクとして、Ｐ型半導
体層７をエッチングする。
１およびサイドウォール１４をマスクとして、Ｐ型半導
体層７をエッチングする。
【００１８】つぎに図３（ｃ）に示すように、Ｐ型半導
体層７の側壁およびＮ型エピタキシャル層４を核として
Ｓｉ−ＭＢＥまたはＵＨＶ（ｕｌｔｒａ−ｈｉｇｈ ｖ
ａｃｕｕｍ）ＣＶＤにより、グラフトベースとなるＰ+
型半導体層１５を低温で成長させる。つぎに図３（ｄ）
に示すように、層間絶縁膜１６を堆積し、エミッタおよ
びベースのコンタクトを開口したのちエミッタ電極１７
およびベース電極１８を形成して素子部が完成する。Ｓ
ｉＧｅをベースとするヘテロバイポーラトランジスタに
おいては、図４（ａ）に示すように、Ｐ型ベース７の上
にＮ型半導体層８およびコンタクト用のＮ+ 型半導体層
９を重ねることもある。
体層７の側壁およびＮ型エピタキシャル層４を核として
Ｓｉ−ＭＢＥまたはＵＨＶ（ｕｌｔｒａ−ｈｉｇｈ ｖ
ａｃｕｕｍ）ＣＶＤにより、グラフトベースとなるＰ+
型半導体層１５を低温で成長させる。つぎに図３（ｄ）
に示すように、層間絶縁膜１６を堆積し、エミッタおよ
びベースのコンタクトを開口したのちエミッタ電極１７
およびベース電極１８を形成して素子部が完成する。Ｓ
ｉＧｅをベースとするヘテロバイポーラトランジスタに
おいては、図４（ａ）に示すように、Ｐ型ベース７の上
にＮ型半導体層８およびコンタクト用のＮ+ 型半導体層
９を重ねることもある。
【００１９】さらに、図４（ｂ）に示すようにＮ型半導
体層８の上にＮ+型ポリシリコン１０を重ねたポリシリ
コンエミッタまたは、図４（ｃ）に示すようにＰ型半導
体層７の上にＮ+ 型ポリシリコン（またはアモルファス
シリコン）１０を用いることもできる。
体層８の上にＮ+型ポリシリコン１０を重ねたポリシリ
コンエミッタまたは、図４（ｃ）に示すようにＰ型半導
体層７の上にＮ+ 型ポリシリコン（またはアモルファス
シリコン）１０を用いることもできる。
【００２０】これらの構造はＮＰＮトランジスタだけで
なく、ＰＮＰトランジスタにも適用することができる。
つぎに本発明の第３の実施例について、図５（ａ）〜
（ｃ）を参照して説明する。
なく、ＰＮＰトランジスタにも適用することができる。
つぎに本発明の第３の実施例について、図５（ａ）〜
（ｃ）を参照して説明する。
【００２１】はじめに図５（ａ）に示すように、Ｎ+ 型
半導体基板１に選択的にＮ+ 型埋込層３を形成したの
ち、Ｎ型エピタキシャル層４を成長する。つぎに分離用
酸化膜５を形成してから、コレクタ引上部６を形成して
絶縁膜１１を形成する。
半導体基板１に選択的にＮ+ 型埋込層３を形成したの
ち、Ｎ型エピタキシャル層４を成長する。つぎに分離用
酸化膜５を形成してから、コレクタ引上部６を形成して
絶縁膜１１を形成する。
【００２２】つぎに図５（ｂ）に示すように、Ｐ型半導
体層７およびＮ型半導体層８を成長し、絶縁膜１２を堆
積してフォトレジスト１３を形成する。
体層７およびＮ型半導体層８を成長し、絶縁膜１２を堆
積してフォトレジスト１３を形成する。
【００２３】つぎに図５（ｃ）に示すように、フォトレ
ジスト１３をマスクとして絶縁膜１２およびＮ型半導体
層８をエッチングする。つぎにフォトレジスト１３を除
去して絶縁膜を堆積してからエッチバックしてサイドウ
ォール１４を形成し、イオン注入によりＰ+ 型半導体層
１５を形成する。
ジスト１３をマスクとして絶縁膜１２およびＮ型半導体
層８をエッチングする。つぎにフォトレジスト１３を除
去して絶縁膜を堆積してからエッチバックしてサイドウ
ォール１４を形成し、イオン注入によりＰ+ 型半導体層
１５を形成する。
【００２４】このあと層間絶縁膜を堆積し、エミッタ、
ベースのコンタクトを開口して、電極を形成することに
より素子部が完成する。つぎに本発明の第４の実施例に
ついて、図６（ａ）〜（ｄ）を参照して説明する。
ベースのコンタクトを開口して、電極を形成することに
より素子部が完成する。つぎに本発明の第４の実施例に
ついて、図６（ａ）〜（ｄ）を参照して説明する。
【００２５】はじめに図６（ａ）に示すように、Ｎ+ 型
半導体基板１に選択的にＮ+ 型埋込層３を形成したの
ち、Ｎ型エピタキシャル層４を成長する。つぎに分離用
酸化膜５を形成して絶縁膜１１を形成してから、コレク
タ引上部６を形成する。
半導体基板１に選択的にＮ+ 型埋込層３を形成したの
ち、Ｎ型エピタキシャル層４を成長する。つぎに分離用
酸化膜５を形成して絶縁膜１１を形成してから、コレク
タ引上部６を形成する。
【００２６】つぎに図６（ｂ）に示すように、Ｐ型半導
体層７およびＮ型半導体層８を成長し、絶縁膜１２を堆
積しフォトレジスト１３を形成したのち絶縁膜１２をエ
ッチングする。
体層７およびＮ型半導体層８を成長し、絶縁膜１２を堆
積しフォトレジスト１３を形成したのち絶縁膜１２をエ
ッチングする。
【００２７】つぎに図６（ｃ）に示すように、Ｎ型半導
体層８をエッチングしてから、フォトレジスト１３を除
去する。つぎに絶縁膜を堆積してからエッチバックして
サイドウォール１４を形成する。つぎにＳｉ−ＭＢＥま
たはＵＨＶ−ＣＶＤによりＰ+ 型半導体層１５を成長さ
せる。
体層８をエッチングしてから、フォトレジスト１３を除
去する。つぎに絶縁膜を堆積してからエッチバックして
サイドウォール１４を形成する。つぎにＳｉ−ＭＢＥま
たはＵＨＶ−ＣＶＤによりＰ+ 型半導体層１５を成長さ
せる。
【００２８】このあと図６（ｄ）に示すように、層間絶
縁膜１６を堆積したのちエミッタ、ベースのコンタクト
を開口して、エミッタ電極１７およびベース電極１８を
形成することにより素子部が完成する。
縁膜１６を堆積したのちエミッタ、ベースのコンタクト
を開口して、エミッタ電極１７およびベース電極１８を
形成することにより素子部が完成する。
【００２９】
【発明の効果】真性ベースの側面にグラフトベースとな
るＰ+ 型半導体層を形成する。エミッタ・グラフトベー
ス間はサイドウォールによって隔離されている。エミッ
タ・ベースが自己整合的に形成されるので、エミッタ・
ベース間のマージンは不要になった。微細化の限界はサ
イドウォールの厚さで決まり、大幅にベース抵抗を低減
することができた。
るＰ+ 型半導体層を形成する。エミッタ・グラフトベー
ス間はサイドウォールによって隔離されている。エミッ
タ・ベースが自己整合的に形成されるので、エミッタ・
ベース間のマージンは不要になった。微細化の限界はサ
イドウォールの厚さで決まり、大幅にベース抵抗を低減
することができた。
【００３０】エミッタがサイドウォールで保護されるの
で、エミッタ・ベース間の接合容量が低減された。エミ
ッタ側面からの不要なキャリャが注入されなくなって、
電流増幅率およびエミッタ・ベース間の降伏電圧が向上
した。
で、エミッタ・ベース間の接合容量が低減された。エミ
ッタ側面からの不要なキャリャが注入されなくなって、
電流増幅率およびエミッタ・ベース間の降伏電圧が向上
した。
【００３１】従来エピタキシャル層中に形成されていた
グラフトベースが、エピタキシャル層の上に形成されて
いるので、コレクタ・ベース間の寄生容量が低減し、逆
方向降伏電圧が向上した。
グラフトベースが、エピタキシャル層の上に形成されて
いるので、コレクタ・ベース間の寄生容量が低減し、逆
方向降伏電圧が向上した。
【図１】第１の実施例を工程順に示す断面図である。
【図２】第１の実施例の一部変更例を示す断面図であ
る。
る。
【図３】第２の実施例を工程順に示す断面図である。
【図４】第２の実施例の一部変更例を示す断面図であ
る。
る。
【図５】第３の実施例を工程順に示す断面図である。
【図６】第４の実施例を工程順に示す断面図である。
【図７】従来のエピタキシャルベース・ＮＰＮトランジ
スタを示す断面図である。
スタを示す断面図である。
１ Ｎ+ 型半導体基板 ２ Ｐ型半導体基板 ３ Ｎ+ 型埋込層 ４ Ｎ型エピタキシャル層 ５ 分離用酸化膜 ６ コレクタ引上部 ７ Ｐ型半導体層（ベース） ８ Ｎ型半導体層（エミッタ） ９ Ｎ+ 型半導体層 １０ Ｎ+ 型ポリシリコン（またはアモルファスシリ
コン） １１ 絶縁膜 １２ 絶縁膜 １３ フォトレジスト １４ サイドウォール １５ Ｐ+ 型半導体層 １６ 層間絶縁膜 １７ エミッタ電極 １８ ベース電極 １９ コレクタ電極
コン） １１ 絶縁膜 １２ 絶縁膜 １３ フォトレジスト １４ サイドウォール １５ Ｐ+ 型半導体層 １６ 層間絶縁膜 １７ エミッタ電極 １８ ベース電極 １９ コレクタ電極
Claims (3)
- 【請求項１】 バイポーラトランジスタのコレクタ層の
上に真性ベースが形成され、前記真性ベース上にエミッ
タおよび前記エミッタのサイドウォールが形成され、前
記エミッタおよび前記サイドウォールに対して自己整合
的に、前記真性ベースの側面および前記コレクタ層の上
面に接する高濃度の不純物がドープされたグラフトベー
スが形成された半導体装置。 - 【請求項２】 一導電型の半導体基板上に第１の逆導電
型半導体層と少なくとも１つの一導電型半導体層とを順
次成長する工程と、前記一導電型半導体層の一部を選択
エッチングしたのち前記一導電型半導体層の側面に絶縁
膜からなるサイドウォールを形成する工程と、前記一導
電型半導体層と前記サイドウォールとをマスクとして前
記第１の逆導電型半導体層をエッチングしたのち、前記
第１の逆導電型半導体層の側面の前記一導電型半導体層
上に第２の逆導電型半導体層を形成する工程とを含む半
導体装置の製造方法。 - 【請求項３】 一導電型の半導体基板上に逆導電型半導
体層と少なくとも１つの一導電型半導体層とを順次成長
する工程と、前記一導電型半導体層の一部を選択エッチ
ングしたのち前記一導電型半導体層の側面にサイドウォ
ールを形成する工程と、前記一導電型半導体層と前記サ
イドウォールとをマスクとして前記逆導電型半導体層に
逆導電型不純物をドープする工程とを含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260204A JP2797774B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260204A JP2797774B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置およびその製造方法 |
Publications (2)
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|---|---|---|---|---|
| WO2023005819A1 (zh) * | 2021-07-28 | 2023-02-02 | 无锡华润上华科技有限公司 | 超β晶体三极管及其制作方法 |
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| JPH02224250A (ja) * | 1988-09-21 | 1990-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPH03175639A (ja) * | 1989-12-04 | 1991-07-30 | Sharp Corp | 半導体装置 |
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1991
- 1991-10-08 JP JP3260204A patent/JP2797774B2/ja not_active Expired - Fee Related
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| JPH03175639A (ja) * | 1989-12-04 | 1991-07-30 | Sharp Corp | 半導体装置 |
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| WO2023005819A1 (zh) * | 2021-07-28 | 2023-02-02 | 无锡华润上华科技有限公司 | 超β晶体三极管及其制作方法 |
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