JPH05102479A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05102479A JPH05102479A JP25685491A JP25685491A JPH05102479A JP H05102479 A JPH05102479 A JP H05102479A JP 25685491 A JP25685491 A JP 25685491A JP 25685491 A JP25685491 A JP 25685491A JP H05102479 A JPH05102479 A JP H05102479A
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- Japan
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- drain
- source
- ion implantation
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本発明の目的は、高駆動能力の高性能ＭＯＳ
ＦＥＴ構造を提供することである。 【構成】 チャネル領域に基板と反対の第１の導伝領域
２を持ち、またソース８・ドレイン７領域にはそのｐｎ
接合の深さより深い第２の導伝領域６を持ち、これらの
導伝領域がソース・ドレインに関し非対称９な構造であ
る。 【効果】 本発明では、高駆動能力があり閾値の基板バ
イアス効果の少ないさらにドレインと基板間のパンチス
ルー耐圧の高いＭＯＳＦＥＴが可能となる。
ＦＥＴ構造を提供することである。 【構成】 チャネル領域に基板と反対の第１の導伝領域
２を持ち、またソース８・ドレイン７領域にはそのｐｎ
接合の深さより深い第２の導伝領域６を持ち、これらの
導伝領域がソース・ドレインに関し非対称９な構造であ
る。 【効果】 本発明では、高駆動能力があり閾値の基板バ
イアス効果の少ないさらにドレインと基板間のパンチス
ルー耐圧の高いＭＯＳＦＥＴが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特にトランジスタの構造に使用されるものである。
で、特にトランジスタの構造に使用されるものである。
【０００２】
【従来の技術】図４を参照しながら従来技術のｎチャネ
ルトランジスタを説明する。図４においてｐ型シリコン
基板（１０）にゲート酸化膜（１１）を介してゲート電
極（１２）があり、ソース・ドレイン領域にはｎ+ 領域
（１３）が形成される。
ルトランジスタを説明する。図４においてｐ型シリコン
基板（１０）にゲート酸化膜（１１）を介してゲート電
極（１２）があり、ソース・ドレイン領域にはｎ+ 領域
（１３）が形成される。
【０００３】
【発明が解決しようとする課題】図４に示した従来構造
のＭＯＳＦＥＴでは、ゲートバイアスをかけた時にチャ
ネルに空乏層が形成される。この空乏層中の空乏層電荷
は実効ゲート電界を強めキャリアの易動度が減少してし
まう。また反転層中にかかるゲート電界を減少させキャ
リア濃度が減少するなど駆動能力の低下を引き起こす。
さらに基板バイアスを加えた場合に閾値が増大する問題
（back gate bias 効果）がある。
のＭＯＳＦＥＴでは、ゲートバイアスをかけた時にチャ
ネルに空乏層が形成される。この空乏層中の空乏層電荷
は実効ゲート電界を強めキャリアの易動度が減少してし
まう。また反転層中にかかるゲート電界を減少させキャ
リア濃度が減少するなど駆動能力の低下を引き起こす。
さらに基板バイアスを加えた場合に閾値が増大する問題
（back gate bias 効果）がある。
【０００４】
【課題を解決するための手段】ウェルの深さをチャネル
部とソース・ドレイン拡散層部で変え、チャネル部では
浅くし、ソース・ドレイン拡散層部では深くする。この
ときチャネル部の少なくてもソース側の領域の深さはゲ
ート空乏層幅とウェル−基板間の空乏層幅とを加えたも
のより浅くする。またチャネル部のドレイン側の領域は
punch-throughを防止するためにソース側より深くしチ
ャネル部を非対称にする。さらにチャネル部の少なくと
もソース側の領域の濃度を拡散部の濃度より低くする。
これによりＭＯＳＦＥＴの空乏層電荷量を抑えることが
できる。
部とソース・ドレイン拡散層部で変え、チャネル部では
浅くし、ソース・ドレイン拡散層部では深くする。この
ときチャネル部の少なくてもソース側の領域の深さはゲ
ート空乏層幅とウェル−基板間の空乏層幅とを加えたも
のより浅くする。またチャネル部のドレイン側の領域は
punch-throughを防止するためにソース側より深くしチ
ャネル部を非対称にする。さらにチャネル部の少なくと
もソース側の領域の濃度を拡散部の濃度より低くする。
これによりＭＯＳＦＥＴの空乏層電荷量を抑えることが
できる。
【０００５】
【作用】本発明による半導体装置によれば、キャリアの
易動度の高い高駆動能力のＭＯＳＦＥＴが得られる。ま
た基板バイアスを加えた場合に閾値が増加してしまう効
果を抑えることができる。さらにソースとドレイン領域
を非対称にする事によって、高いドレイン−基板間のパ
ンチスルー耐圧が得られ、ドレイン電極に大きな電圧を
加えることができる。
易動度の高い高駆動能力のＭＯＳＦＥＴが得られる。ま
た基板バイアスを加えた場合に閾値が増加してしまう効
果を抑えることができる。さらにソースとドレイン領域
を非対称にする事によって、高いドレイン−基板間のパ
ンチスルー耐圧が得られ、ドレイン電極に大きな電圧を
加えることができる。
【０００６】
【実施例】図１〜３を参照しながら本発明の実施例をｎ
チャネルＭＯＳＦＥＴを例に述べる。Ｎ型シリコン基板
（１）にＢ+ をイオン注入して深さ０．１μｍの第１の
Ｐウェル（２）を形成し、その後１５ｎｍのゲート酸化
膜（３）とゲート電極（４）及びレジスト膜（５）を形
成する。この結果の概略図が図１である。なお第１のｐ
ウェル（２）はエピタキシャル成長によって形成しても
よい。
チャネルＭＯＳＦＥＴを例に述べる。Ｎ型シリコン基板
（１）にＢ+ をイオン注入して深さ０．１μｍの第１の
Ｐウェル（２）を形成し、その後１５ｎｍのゲート酸化
膜（３）とゲート電極（４）及びレジスト膜（５）を形
成する。この結果の概略図が図１である。なお第１のｐ
ウェル（２）はエピタキシャル成長によって形成しても
よい。
【０００７】その後Ａｓ+ イオン注入を行ってドレイン
拡散層（７）及びソース拡散層（８）を形成する。さら
にゲート電極（４）とレジスト膜（５）をマスクにして
Ｂ+ イオン注入を行って第１のｐウェルより深い第２の
ｐウェルを形成する。ここまでの模式図を図２に示し
た。なおこの場合第２のｐウェル（６）の濃度は第１の
ｐウェルの濃度よりも濃くする。さらにゲート電極
（４）とレジスト膜（５）をマスクにしてドレイン拡散
膜（７）側から斜めＢ+ イオン注入を行って第１のｐウ
ェル（２）と第２のｐウェル（６）の中間領域のｐ層の
幅を広げる（９）。その後レジスト膜をエッチングす
る。ここまでの模式図が図３に示した。なおこの斜めＢ
+ イオン注入の際にソース側からチャネル中央部にかけ
てのチャネル領域にＢ+ が入り込まないようにストッピ
ングパワーの大きなレジストを選ぶか、或いはＢ+ イオ
ンが入り込んでもかまわないようにあらかじめ第１のｐ
ウェル（２）の濃度を設定しておくなどの手段を用いな
くてはならない。
拡散層（７）及びソース拡散層（８）を形成する。さら
にゲート電極（４）とレジスト膜（５）をマスクにして
Ｂ+ イオン注入を行って第１のｐウェルより深い第２の
ｐウェルを形成する。ここまでの模式図を図２に示し
た。なおこの場合第２のｐウェル（６）の濃度は第１の
ｐウェルの濃度よりも濃くする。さらにゲート電極
（４）とレジスト膜（５）をマスクにしてドレイン拡散
膜（７）側から斜めＢ+ イオン注入を行って第１のｐウ
ェル（２）と第２のｐウェル（６）の中間領域のｐ層の
幅を広げる（９）。その後レジスト膜をエッチングす
る。ここまでの模式図が図３に示した。なおこの斜めＢ
+ イオン注入の際にソース側からチャネル中央部にかけ
てのチャネル領域にＢ+ が入り込まないようにストッピ
ングパワーの大きなレジストを選ぶか、或いはＢ+ イオ
ンが入り込んでもかまわないようにあらかじめ第１のｐ
ウェル（２）の濃度を設定しておくなどの手段を用いな
くてはならない。
【０００８】なお第１のｐウェル（２）と第２のｐウェ
ル（６）との交わる領域におけるｐウェルのドレイン側
の幅ｙＤはゲート空乏層幅Ｗg1とシリコン基板（１）に
よる空乏層幅Ｗs1との和より大きくなるように選ぶ。即
ちｙＤ＞Ｗg1＋Ｗs10 また図３の（９）に相当する領域
を作る為の斜めＢ+ イオン注入は第２のウェルを作るＢ
+ イオン注入よりも先に行ってもかまわない。
ル（６）との交わる領域におけるｐウェルのドレイン側
の幅ｙＤはゲート空乏層幅Ｗg1とシリコン基板（１）に
よる空乏層幅Ｗs1との和より大きくなるように選ぶ。即
ちｙＤ＞Ｗg1＋Ｗs10 また図３の（９）に相当する領域
を作る為の斜めＢ+ イオン注入は第２のウェルを作るＢ
+ イオン注入よりも先に行ってもかまわない。
【０００９】またウェルの深さをチャネル部とソース・
ドレイン拡散層部で変え、チャネル部では浅くし、ソー
ス・ドレイン拡散層部では深くする。このときチャネル
部の少なくてもソース側の領域の深さはゲート空乏層幅
とウェル−基板間の空乏層幅とを加えたものより浅くす
る。
ドレイン拡散層部で変え、チャネル部では浅くし、ソー
ス・ドレイン拡散層部では深くする。このときチャネル
部の少なくてもソース側の領域の深さはゲート空乏層幅
とウェル−基板間の空乏層幅とを加えたものより浅くす
る。
【００１０】
【発明の効果】本発明の実施例の図１〜３に示したよう
に、ドレイン側のチャネル部の第１のｐウェルの幅ｙＤ
がｙＤ＞Ｗg1＋Ｗs1の関係があるためにドレインと基板
間のパンチスルー耐圧が向上する。また少なくともソー
ス側のチャネル部のｐウェルの幅がゲート空乏層とウェ
ル−基板間の空乏層幅とを加えたものより浅くなってい
るために、ＭＯＳＦＥＴのチャネル空乏層電荷がＳｉ基
板（１）の電圧Ｖｓｕｂによって変動を受け、Ｖｓｕｂ
を上げることによってチャネル空乏層電荷を低減化する
ことができる。これにより高駆動能力やＳファクターの
改善さらに閾値の基板バイアス効果の低減化が期待でき
る。さらにドレイン部のウェル領域が広げられているた
めにドレイン−基板間のパンチスルー耐圧が向上し大き
なドレイン電圧をかけることができる。
に、ドレイン側のチャネル部の第１のｐウェルの幅ｙＤ
がｙＤ＞Ｗg1＋Ｗs1の関係があるためにドレインと基板
間のパンチスルー耐圧が向上する。また少なくともソー
ス側のチャネル部のｐウェルの幅がゲート空乏層とウェ
ル−基板間の空乏層幅とを加えたものより浅くなってい
るために、ＭＯＳＦＥＴのチャネル空乏層電荷がＳｉ基
板（１）の電圧Ｖｓｕｂによって変動を受け、Ｖｓｕｂ
を上げることによってチャネル空乏層電荷を低減化する
ことができる。これにより高駆動能力やＳファクターの
改善さらに閾値の基板バイアス効果の低減化が期待でき
る。さらにドレイン部のウェル領域が広げられているた
めにドレイン−基板間のパンチスルー耐圧が向上し大き
なドレイン電圧をかけることができる。
【図１】 本発明を説明する工程断面図。
【図２】 本発明を説明する工程断面図。
【図３】 本発明を説明する工程断面図。
【図４】 従来のｎチャネルＭＯＳＦＥＴの断面図。
１…シリコン基板 ２…第１のｐウェル ３…ゲート絶
縁膜 ４…ゲート電極 ５…レジスト膜 ６…第２のｐウェル ７…ドレイン拡
散領域 ８…ソース拡散領域 ９…非対称化の為に作られたウェル領域 １０…シリコ
ン基板 １１…ゲート絶縁膜 １２…ゲート電極 １３
…ソース・ドレイン拡散領域
縁膜 ４…ゲート電極 ５…レジスト膜 ６…第２のｐウェル ７…ドレイン拡
散領域 ８…ソース拡散領域 ９…非対称化の為に作られたウェル領域 １０…シリコ
ン基板 １１…ゲート絶縁膜 １２…ゲート電極 １３
…ソース・ドレイン拡散領域
Claims (5)
- 【請求項１】 ＭＯＳＦＥＴのチャネル領域に基板と反
対の第１の導伝領域を持ち、またソース・ドレインの拡
散領域にはそのｐｎ接合の深さより深い第２の導伝領域
を有し、これらの導伝領域の深さをチャネル部とソース
・ドレイン拡散層部で変え、チャネル部では浅くし、ソ
ース・ドレイン拡散層部では深くし、チャネル部の少な
くてもソース側の領域の深さはゲート空乏層幅とウェル
ー基板間の空乏層幅とを加えたものより浅くし、かつこ
れらの導伝層がソース・ドレインに関し非対称な構造で
あることを特徴とする半導体装置。 - 【請求項２】 第１の導伝領域と第２の導伝領域との交
わる領域における導伝領域のドレイン側の幅ｙＤと第１
の導伝領域と第２の導伝領域との交わる領域における導
伝領域のソース側の幅ｙＳとの間にｙＳ＜ｙＤの関係が
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ゲート電圧によるチャネル空乏層幅Ｗg1
及び半導体基板電圧による第１の導伝領域内の空乏層幅
Ｗs1とｙＤ＞Ｗg1＋Ｗs1の関係があることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 イオン注入またはエピタキャシル成長に
より第１の導伝領域を形成し、その後イオン注入により
第２の導伝領域を形成し、さらに斜めイオン注入法によ
り第１の導伝領域を非対称化することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】 イオン注入またはエピタキャシル成長に
より第１の導伝領域を形成し、その後斜めイオン注入法
により第１の導伝領域を非対称化しさらにイオン注入に
より第２の導伝領域を形成することを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685491A JPH05102479A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685491A JPH05102479A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102479A true JPH05102479A (ja) | 1993-04-23 |
Family
ID=17298339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25685491A Pending JPH05102479A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465637B2 (en) | 2005-09-14 | 2008-12-16 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
-
1991
- 1991-10-04 JP JP25685491A patent/JPH05102479A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465637B2 (en) | 2005-09-14 | 2008-12-16 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
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