JPH05108486A - キヤツシユ・メモリの制御方式 - Google Patents
キヤツシユ・メモリの制御方式Info
- Publication number
- JPH05108486A JPH05108486A JP3292375A JP29237591A JPH05108486A JP H05108486 A JPH05108486 A JP H05108486A JP 3292375 A JP3292375 A JP 3292375A JP 29237591 A JP29237591 A JP 29237591A JP H05108486 A JPH05108486 A JP H05108486A
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- JP
- Japan
- Prior art keywords
- address
- cache memory
- physical address
- physical
- tag
- Prior art date
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 従来の方式より少ない物量と短い時間で処理
を実現できるキャッシュ・メモリの制御方式を提供する
ことを目的としている。 【構成】 アドレス変換機構によって論理アドレスを物
理アドレスに変換して処理を行う情報処理システムにお
いて、論理アドレスの一部でタグ１を参照して、その内
容と残りの論理アドレスを比較回路５で比較して一致し
たら、ＲＡＭ２からアドレスを取り出し、これによっ
て、キャッシュ・メモリをアクセスし、且つ論理アドレ
スに対応する物理アドレスを格納するＲＡＭ３のアドレ
スを指示する。本発明によれば、キャッシュ・メモリの
タグ部が不要になると共に、処理時間が短縮されると言
う効果が得られる。
を実現できるキャッシュ・メモリの制御方式を提供する
ことを目的としている。 【構成】 アドレス変換機構によって論理アドレスを物
理アドレスに変換して処理を行う情報処理システムにお
いて、論理アドレスの一部でタグ１を参照して、その内
容と残りの論理アドレスを比較回路５で比較して一致し
たら、ＲＡＭ２からアドレスを取り出し、これによっ
て、キャッシュ・メモリをアクセスし、且つ論理アドレ
スに対応する物理アドレスを格納するＲＡＭ３のアドレ
スを指示する。本発明によれば、キャッシュ・メモリの
タグ部が不要になると共に、処理時間が短縮されると言
う効果が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス変換機構とキ
ャッシュ・メモリとを持つ情報処理システムにおいて、
少ない物量で大容量のキャッシュ・メモリを管理できる
制御方式に関するものである。
ャッシュ・メモリとを持つ情報処理システムにおいて、
少ない物量で大容量のキャッシュ・メモリを管理できる
制御方式に関するものである。
【０００２】
【従来の技術】図３は従来のキャッシュ・メモリの制御
方式を示す図である。同図において、１１はアドレス変
換テーブルのタグ部、１２はアドレス変換テーブル、１
３はキャッシュ・メモリのタグ部、１４は実効アドレス
・レジスタ、１５と１６は比較回路、１７は物理アドレ
ス・レジスタをそれぞれ示している。
方式を示す図である。同図において、１１はアドレス変
換テーブルのタグ部、１２はアドレス変換テーブル、１
３はキャッシュ・メモリのタグ部、１４は実効アドレス
・レジスタ、１５と１６は比較回路、１７は物理アドレ
ス・レジスタをそれぞれ示している。
【０００３】アドレス変換テーブルのタグ部１１は複数
のエントリを有しており、各エントリにはアドレス情報
（セグメントに対応する部分）が格納されている。アド
レス変換テーブル１２は論理アドレスを実アドレスに変
換するものであり、タグ部１１と同数のエントリを有し
ており、各エントリには実アドレスが格納されている。
キャッシュ・メモリのタグ部１３は複数のエントリを有
しており、各エントリにはアドレス情報（物理アドレス
の上位部分に対応）が格納されている。実効アドレス・
レジスタ１４には、論理アドレスがセットされる。比較
回路１５は、実効アドレス・レジスタ１４にセットされ
た論理アドレスの上位部分と、アドレス変換テーブルの
タグ部１１から読み出されたアドレス情報とを比較す
る。
のエントリを有しており、各エントリにはアドレス情報
（セグメントに対応する部分）が格納されている。アド
レス変換テーブル１２は論理アドレスを実アドレスに変
換するものであり、タグ部１１と同数のエントリを有し
ており、各エントリには実アドレスが格納されている。
キャッシュ・メモリのタグ部１３は複数のエントリを有
しており、各エントリにはアドレス情報（物理アドレス
の上位部分に対応）が格納されている。実効アドレス・
レジスタ１４には、論理アドレスがセットされる。比較
回路１５は、実効アドレス・レジスタ１４にセットされ
た論理アドレスの上位部分と、アドレス変換テーブルの
タグ部１１から読み出されたアドレス情報とを比較す
る。
【０００４】比較回路１５による比較結果が一致を示し
ている場合には、アドレス変換テーブル１２から読み出
された実アドレスが物理アドレス・レジスタ１７の上位
部分にセットされ、実効アドレス・レジスタ１４の論理
アドレスの下位部分が物理アドレス・レジスタ１７の下
位部分にセットされる。比較回路１６は、物理アドレス
・レジスタ１７の上位部分と、キャッシュ・メモリのタ
グ部１３から読み出されたアドレス情報とを比較する。
比較回路１６による比較結果が一致を示している場合に
は、物理アドレス・レジスタ１７の下位部分をアドレス
として、キャッシュ・メモリのデータ部からデータが読
み出される。
ている場合には、アドレス変換テーブル１２から読み出
された実アドレスが物理アドレス・レジスタ１７の上位
部分にセットされ、実効アドレス・レジスタ１４の論理
アドレスの下位部分が物理アドレス・レジスタ１７の下
位部分にセットされる。比較回路１６は、物理アドレス
・レジスタ１７の上位部分と、キャッシュ・メモリのタ
グ部１３から読み出されたアドレス情報とを比較する。
比較回路１６による比較結果が一致を示している場合に
は、物理アドレス・レジスタ１７の下位部分をアドレス
として、キャッシュ・メモリのデータ部からデータが読
み出される。
【０００５】図３の動作について説明する。実効アドレ
ス・レジスタ１４の論理アドレスの中位部分をアドレス
として、タグ部１１およびアドレス変換テーブル１２か
らデータを読み出す。タグ部１１から読み出されたデー
タと、実効アドレス・レジスタ１４の論理アドレスの上
位部分とが比較回路１５によって比較される。比較回路
１５が一致を示す場合には、アドレス変換テーブル１２
から読み出されたデータが物理アドレス・レジスタ１７
の上位部分にセットされると共に、実効アドレス・レジ
スタの論理アドレスの下位部分が物理アドレス・レジス
タ１７の下位部分にセットされる。
ス・レジスタ１４の論理アドレスの中位部分をアドレス
として、タグ部１１およびアドレス変換テーブル１２か
らデータを読み出す。タグ部１１から読み出されたデー
タと、実効アドレス・レジスタ１４の論理アドレスの上
位部分とが比較回路１５によって比較される。比較回路
１５が一致を示す場合には、アドレス変換テーブル１２
から読み出されたデータが物理アドレス・レジスタ１７
の上位部分にセットされると共に、実効アドレス・レジ
スタの論理アドレスの下位部分が物理アドレス・レジス
タ１７の下位部分にセットされる。
【０００６】次いで、物理アドレス・レジスタ１７の物
理アドレスの下位部分をアドレスとして、キャッシュ・
メモリのタグ部１３およびデータ部からデータを読み出
す。タグ部１３から読み出されたデータ（物理アドレス
の上位部分に対応）と、物理アドレス・レジスタ１７の
物理アドレスの上位部分とが比較回路１６によって比較
される。比較回路１６が一致を示す場合には、キャッシ
ュ・メモリのデータ部から読み出されたデータが要求元
に送られる。
理アドレスの下位部分をアドレスとして、キャッシュ・
メモリのタグ部１３およびデータ部からデータを読み出
す。タグ部１３から読み出されたデータ（物理アドレス
の上位部分に対応）と、物理アドレス・レジスタ１７の
物理アドレスの上位部分とが比較回路１６によって比較
される。比較回路１６が一致を示す場合には、キャッシ
ュ・メモリのデータ部から読み出されたデータが要求元
に送られる。
【０００７】
【発明が解決しようとする課題】近年、プロセッサの動
作速度に比べて充分に高速かつ大容量のＲＡＭが供給さ
れるようになり、この種のＲＡＭを使用すれば従来より
遥かに大容量のキャッシュ・メモリを持った情報処理シ
ステムを実現することが出来る。これに対処する方法と
しては、 キャッシュ・メモリのタグ・テーブルを大きくす
る。 ブロック・サイズを大きくする。 と言う方法がある。
作速度に比べて充分に高速かつ大容量のＲＡＭが供給さ
れるようになり、この種のＲＡＭを使用すれば従来より
遥かに大容量のキャッシュ・メモリを持った情報処理シ
ステムを実現することが出来る。これに対処する方法と
しては、 キャッシュ・メモリのタグ・テーブルを大きくす
る。 ブロック・サイズを大きくする。 と言う方法がある。
【０００８】ところが、の方法では、キャッシュ・タ
グ・テーブルを内蔵メモリで構成すると、容量を大きく
出来ない。一方、外部メモリにキャッシュ・タグ・テー
ブルを置くと、物理的な入出力ピン数の制限のために、
これを複数持つのが困難になり、そのためにマルチプロ
セッサを構成した場合の他プロセッサからのブロック無
効化情報の受付が問題となる。以上の理由で、の方法
では、キャッシュ・メモリの大容量化を実現することは
困難である。の方法では特別な問題は存在しないが、
アドレス変換機構を持つ装置においては冗長な部分が生
ずる。
グ・テーブルを内蔵メモリで構成すると、容量を大きく
出来ない。一方、外部メモリにキャッシュ・タグ・テー
ブルを置くと、物理的な入出力ピン数の制限のために、
これを複数持つのが困難になり、そのためにマルチプロ
セッサを構成した場合の他プロセッサからのブロック無
効化情報の受付が問題となる。以上の理由で、の方法
では、キャッシュ・メモリの大容量化を実現することは
困難である。の方法では特別な問題は存在しないが、
アドレス変換機構を持つ装置においては冗長な部分が生
ずる。
【０００９】上述したように、ブロック・サイズを大き
くしても、従来の方式では、アドレスを変換し、それか
らキャッシュ・タグ・テーブルをアクセスし、内容の一
致確認を行うことになる。これでは、物量においても処
理時間においても、無駄が生ずる。本発明は、この点に
鑑みて創作されたものであって、従来の方式より少ない
物量と短い時間での処理を実現できるキャッシュ・メモ
リ制御方式を提供することを目的としている。
くしても、従来の方式では、アドレスを変換し、それか
らキャッシュ・タグ・テーブルをアクセスし、内容の一
致確認を行うことになる。これでは、物量においても処
理時間においても、無駄が生ずる。本発明は、この点に
鑑みて創作されたものであって、従来の方式より少ない
物量と短い時間での処理を実現できるキャッシュ・メモ
リ制御方式を提供することを目的としている。
【００１０】
【課題を解決するための手段】そしてそのため、本発明
のキャッシュ・メモリの制御方式は、アドレス変換機構
によって論理アドレスを物理アドレスに変換して処理を
行う情報処理装置において、論理アドレスの一部でタグ
１を参照し、その内容と残りの論理アドレスを比較５し
て一致したら、対応するＲＡＭ２からアドレスを取り出
し、これによってキャッシュ・メモリをアクセスし、且
つ論理アドレスに対応する物理アドレスを格納するＲＡ
Ｍ３のアドレスを指示することを特徴とするものであ
る。
のキャッシュ・メモリの制御方式は、アドレス変換機構
によって論理アドレスを物理アドレスに変換して処理を
行う情報処理装置において、論理アドレスの一部でタグ
１を参照し、その内容と残りの論理アドレスを比較５し
て一致したら、対応するＲＡＭ２からアドレスを取り出
し、これによってキャッシュ・メモリをアクセスし、且
つ論理アドレスに対応する物理アドレスを格納するＲＡ
Ｍ３のアドレスを指示することを特徴とするものであ
る。
【００１１】
【作用】通常，アドレス変換を行うために、仮想アドレ
スのページ・サイズより上位のビット列を変換対応表の
内容と比較して一致したら、そこから対応する実アドレ
スや空間属性などを取り出すアドレス変換緩衝機構が設
けられている。本発明では、この一致した対応表の中か
らキャッシュ・メモリの索引を取り出す。これによっ
て、従来必要であったキャッシュ・メモリ固有の対応表
を不要に出来る。
スのページ・サイズより上位のビット列を変換対応表の
内容と比較して一致したら、そこから対応する実アドレ
スや空間属性などを取り出すアドレス変換緩衝機構が設
けられている。本発明では、この一致した対応表の中か
らキャッシュ・メモリの索引を取り出す。これによっ
て、従来必要であったキャッシュ・メモリ固有の対応表
を不要に出来る。
【００１２】
【実施例】図１は本発明の１実施例のブロック図であ
る。同図において、１はアドレス変換テーブルのタグ
部、２はアドレス変換テーブル、３は物理アドレス索引
テーブル、４は実効アドレス・レジスタ、５は比較回
路、６はキャッシュ・アドレス・レジスタ、７は物理ア
ドレス・レジスタをそれぞれ示している。図示の例で
は、論理アドレス＝３２ビット，物理アドレス＝３２ビ
ット，ページ・サイズ＝４Ｋバイト，アドレス変換緩衝
機構のエントリ数＝５１２，キャッシュ・メモリ容量＝
４Ｍバイト（４Ｋバイト×１０２４），キャッシュのブ
ロック・サイズ＝４Ｋバイトとしている。
る。同図において、１はアドレス変換テーブルのタグ
部、２はアドレス変換テーブル、３は物理アドレス索引
テーブル、４は実効アドレス・レジスタ、５は比較回
路、６はキャッシュ・アドレス・レジスタ、７は物理ア
ドレス・レジスタをそれぞれ示している。図示の例で
は、論理アドレス＝３２ビット，物理アドレス＝３２ビ
ット，ページ・サイズ＝４Ｋバイト，アドレス変換緩衝
機構のエントリ数＝５１２，キャッシュ・メモリ容量＝
４Ｍバイト（４Ｋバイト×１０２４），キャッシュのブ
ロック・サイズ＝４Ｋバイトとしている。
【００１３】実効アドレス・レジスタ４には、論理アド
レスがセットされる。実効アドレス・レジスタ４の論理
アドレスの中位９ビットをアドレスとして、タグ部１お
よびアドレス変換テーブル２がリード・アクセスされ
る。タグ部１から読み出されたデータと、実効アドレス
・レジスタ４の論理アドレスの上位１１ビットとが比較
回路５で比較される。比較回路５が一致を示した場合に
は、アドレス変換テーブル２から読み出された１０ビッ
トのデータがキャッシュ・アドレス・レジスタ６の上位
部分にセットされ、実効アドレス・レジスタ４の論理ア
ドレスの下位１２ビットがキャッシュ・アドレス・レジ
スタ６の下位部分にセットされる。キャッシュ・アドレ
ス・レジスタ１４のデータをアドレスとして、キャッシ
ュ・メモリのデータ部（図示せず）がリード・アクセス
され、読み出されたデータは要求元に送られる。
レスがセットされる。実効アドレス・レジスタ４の論理
アドレスの中位９ビットをアドレスとして、タグ部１お
よびアドレス変換テーブル２がリード・アクセスされ
る。タグ部１から読み出されたデータと、実効アドレス
・レジスタ４の論理アドレスの上位１１ビットとが比較
回路５で比較される。比較回路５が一致を示した場合に
は、アドレス変換テーブル２から読み出された１０ビッ
トのデータがキャッシュ・アドレス・レジスタ６の上位
部分にセットされ、実効アドレス・レジスタ４の論理ア
ドレスの下位１２ビットがキャッシュ・アドレス・レジ
スタ６の下位部分にセットされる。キャッシュ・アドレ
ス・レジスタ１４のデータをアドレスとして、キャッシ
ュ・メモリのデータ部（図示せず）がリード・アクセス
され、読み出されたデータは要求元に送られる。
【００１４】また、比較回路５が一致を示したときに
は、アドレス変換テーブル２から読み出された１０ビッ
トのデータをアドレスとして、物理アドレス索引テーブ
ル３がリードアクセスされる。物理アドレス索引テーブ
ル３から読み出された１０ビットのデータは物理アドレ
ス・レジスタ７の上位部分にセットされ、アドレス変換
テーブル２から読み出された１０ビットのデータは物理
アドレス・レジスタ７の中位部分にセットされ、実効ア
ドレス・レジスタの論理アドレスの下位１２ビットは物
理アドレス・レジスタ７の下位部分にセットされる。主
記憶に対する書込みが行われたときには、物理アドレス
がバッファ無効化アドレスとして他プロセッサに送られ
る。
は、アドレス変換テーブル２から読み出された１０ビッ
トのデータをアドレスとして、物理アドレス索引テーブ
ル３がリードアクセスされる。物理アドレス索引テーブ
ル３から読み出された１０ビットのデータは物理アドレ
ス・レジスタ７の上位部分にセットされ、アドレス変換
テーブル２から読み出された１０ビットのデータは物理
アドレス・レジスタ７の中位部分にセットされ、実効ア
ドレス・レジスタの論理アドレスの下位１２ビットは物
理アドレス・レジスタ７の下位部分にセットされる。主
記憶に対する書込みが行われたときには、物理アドレス
がバッファ無効化アドレスとして他プロセッサに送られ
る。
【００１５】図２は外部物理アドレスを内部キャッシュ
・アドレスに変換する機構の構成例を示す図である。こ
の機構は、マルチプロセッサ・システムでのキャッシュ
・メモリの内容の同一性を保障するために必要とされ
る。同図において、８は外部物理アドレス・レジスタ、
９は比較回路、１０は物理アドレス索引テーブル、１１
はキャッシュ無効化アドレス・レジスタをそれぞれ示し
ている。
・アドレスに変換する機構の構成例を示す図である。こ
の機構は、マルチプロセッサ・システムでのキャッシュ
・メモリの内容の同一性を保障するために必要とされ
る。同図において、８は外部物理アドレス・レジスタ、
９は比較回路、１０は物理アドレス索引テーブル、１１
はキャッシュ無効化アドレス・レジスタをそれぞれ示し
ている。
【００１６】外部物理アドレス・レジスタ８には、他プ
ロセッサから送られて来た物理アドレスがセットされ
る。物理アドレス索引テーブル１０は、図１の物理アド
レス索引テーブルと同一の構成を有している。外部物理
アドレス・レジスタ８の物理アドレスの中位１０ビット
をアドレスとして、物理アドレス索引テーブル１０がリ
ード・アクセスされる。物理アドレス索引テーブル１０
から読み出されたデータと、外部アドレス・レジスタ８
の物理アドレスの上位１０ビットとが比較回路９で比較
される。比較回路９が一致を示した場合には、外部物理
アドレス・レジスタ８の物理アドレスの下位２２ビット
がキャッシュ・アドレスとされる。
ロセッサから送られて来た物理アドレスがセットされ
る。物理アドレス索引テーブル１０は、図１の物理アド
レス索引テーブルと同一の構成を有している。外部物理
アドレス・レジスタ８の物理アドレスの中位１０ビット
をアドレスとして、物理アドレス索引テーブル１０がリ
ード・アクセスされる。物理アドレス索引テーブル１０
から読み出されたデータと、外部アドレス・レジスタ８
の物理アドレスの上位１０ビットとが比較回路９で比較
される。比較回路９が一致を示した場合には、外部物理
アドレス・レジスタ８の物理アドレスの下位２２ビット
がキャッシュ・アドレスとされる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ブロック・サイズをアドレス変換のページ・
サイズと等しくし、キャッシュ・メモリに対する独立し
たキャッシュ・タグ・テーブルを廃止し、アドレス変換
のテーブルから取り出したアドレスを用いてキャッシュ
・メモリのブロックを選択するように変更しているの
で、従来の方式より少ない物量と短い時間での処理を実
現することが出来る。
によれば、ブロック・サイズをアドレス変換のページ・
サイズと等しくし、キャッシュ・メモリに対する独立し
たキャッシュ・タグ・テーブルを廃止し、アドレス変換
のテーブルから取り出したアドレスを用いてキャッシュ
・メモリのブロックを選択するように変更しているの
で、従来の方式より少ない物量と短い時間での処理を実
現することが出来る。
【図１】本発明の１実施例のブロック図である。
【図２】外部物理アドレスを内部キャッシュ・アドレス
に変換する機構の例を示すブロック図である。
に変換する機構の例を示すブロック図である。
【図３】従来のキャッシュ・メモリの制御方式である。
１ アドレス変換テーブルのタグ部 ２ アドレス変換テーブル ３ 物理アドレス索引テーブル ４ 実効アドレス・レジスタ ５ 比較回路 ６ キャッシュ・アドレス・レジスタ ７ 物理アドレス・レジスタ
Claims (1)
- 【請求項１】 アドレス変換機構によって論理アドレ
スを物理アドレスに変換して処理を行う情報処理装置に
おいて、 論理アドレスの一部でタグ(1) を参照し、その内容と残
りの論理アドレスを比較(5) して一致したら、対応する
ＲＡＭ(2) からアドレスを取り出し、これによってキャ
ッシュ・メモリをアクセスし、且つ論理アドレスに対応
する物理アドレスを格納するＲＡＭ(3) のアドレスを指
示することを特徴とするキャッシュ・メモリの制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292375A JPH05108486A (ja) | 1991-10-12 | 1991-10-12 | キヤツシユ・メモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292375A JPH05108486A (ja) | 1991-10-12 | 1991-10-12 | キヤツシユ・メモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108486A true JPH05108486A (ja) | 1993-04-30 |
Family
ID=17780989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292375A Withdrawn JPH05108486A (ja) | 1991-10-12 | 1991-10-12 | キヤツシユ・メモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038258A1 (ja) * | 2004-09-30 | 2006-04-13 | Renesas Technology Corp. | データプロセッサ |
-
1991
- 1991-10-12 JP JP3292375A patent/JPH05108486A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038258A1 (ja) * | 2004-09-30 | 2006-04-13 | Renesas Technology Corp. | データプロセッサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |