JPH05109706A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109706A JPH05109706A JP3270827A JP27082791A JPH05109706A JP H05109706 A JPH05109706 A JP H05109706A JP 3270827 A JP3270827 A JP 3270827A JP 27082791 A JP27082791 A JP 27082791A JP H05109706 A JPH05109706 A JP H05109706A
- Authority
- JP
- Japan
- Prior art keywords
- nitride film
- threshold value
- peripheral circuit
- locos
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 一度のしきい値制御イオン注入により周辺回
路のしきい値を低く、セル内のしきい値を高く制御でき
る方法を提供する。 【構成】 ｐ型Ｓｉ基板１上にＳｉ酸化膜２を形成した
後、Ｓｉ窒化膜３を堆積しレジスト４をパタ−ニングす
る。Ｓｉ窒化膜３を順テ−パ形状にエッチングした後、
レジストを除去しＳｉ窒化膜をマスクとしてチャンネル
ストッパ（ボロン）５を注入する。次にＬＯＣＯＳ酸化
膜６を形成した後、周辺回路とセル内のしきい値を同時
に制御する。ボロンはＳｉ窒化膜３を垂直にエッチング
した時と同様に順テ−パ形状の下部にも注入される。一
方、ＬＯＣＯＳ分離領域は狭くなるため、ＬＯＣＯＳ端
部の活性領域にチャンネルストッパ５が残りしきい値が
高くなるが、周辺回路部ではチャンネル幅が広いためチ
ャンネル中心部までボロンが拡散することなくしきい値
に影響はない。この効果を利用して上記目的が達成でき
る。
路のしきい値を低く、セル内のしきい値を高く制御でき
る方法を提供する。 【構成】 ｐ型Ｓｉ基板１上にＳｉ酸化膜２を形成した
後、Ｓｉ窒化膜３を堆積しレジスト４をパタ−ニングす
る。Ｓｉ窒化膜３を順テ−パ形状にエッチングした後、
レジストを除去しＳｉ窒化膜をマスクとしてチャンネル
ストッパ（ボロン）５を注入する。次にＬＯＣＯＳ酸化
膜６を形成した後、周辺回路とセル内のしきい値を同時
に制御する。ボロンはＳｉ窒化膜３を垂直にエッチング
した時と同様に順テ−パ形状の下部にも注入される。一
方、ＬＯＣＯＳ分離領域は狭くなるため、ＬＯＣＯＳ端
部の活性領域にチャンネルストッパ５が残りしきい値が
高くなるが、周辺回路部ではチャンネル幅が広いためチ
ャンネル中心部までボロンが拡散することなくしきい値
に影響はない。この効果を利用して上記目的が達成でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にダイナミック・ランダムアクセス・メモリ
（ＤＲＡＭ）の製造方法に関するものである。
関し、特にダイナミック・ランダムアクセス・メモリ
（ＤＲＡＭ）の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体の高集積化が進むと共に、
工程が複雑になってきている。
工程が複雑になってきている。
【０００３】以下図面を参照しながら、上記した従来の
半導体装置の製造方法の一例について説明する。
半導体装置の製造方法の一例について説明する。
【０００４】図２はＤＲＡＭの従来の半導体装置の製造
方法で左はセル内を右は周辺回路部を示すものである。
まず図２（ａ）のように、ｐ型シリコン基板１上に２０
ｎｍのシリコン酸化膜２を形成した後、耐酸化性のシリ
コン窒化膜３を１６０ｎｍ堆積し、レジスト４をパタ−
ニングする。次に、図２（ｂ）のように、ＣＨ2 Ｆ2＝
３０ｓｃｃｍ，Ｏ2 ＝１５ｓｃｃｍ，冷却Ｈｅ＝５ｓｃ
ｃｍ，ガス圧力＝８Ｐａ，ＲＦパワ−＝２５０Ｗの条件
でシリコン窒化膜３を垂直にエッチングし、チャンネル
ストッパ−５（ボロン）を８０ＫｅＶ，１．５×１０13
／ｃｍ2 で注入する。次に、図２（ｃ）のように１００
０℃，１００分の酸化を行ない、ＬＯＣＯＳ酸化膜６を
形成する。その後、図２（ｄ）のようにレジスト７をマ
スクとして周辺回路しきい値制御用イオン８を注入す
る。そして、図２（ｅ）のようにレジスト９をマスクと
してセル内しきい値制御用イオン１０を注入する。
方法で左はセル内を右は周辺回路部を示すものである。
まず図２（ａ）のように、ｐ型シリコン基板１上に２０
ｎｍのシリコン酸化膜２を形成した後、耐酸化性のシリ
コン窒化膜３を１６０ｎｍ堆積し、レジスト４をパタ−
ニングする。次に、図２（ｂ）のように、ＣＨ2 Ｆ2＝
３０ｓｃｃｍ，Ｏ2 ＝１５ｓｃｃｍ，冷却Ｈｅ＝５ｓｃ
ｃｍ，ガス圧力＝８Ｐａ，ＲＦパワ−＝２５０Ｗの条件
でシリコン窒化膜３を垂直にエッチングし、チャンネル
ストッパ−５（ボロン）を８０ＫｅＶ，１．５×１０13
／ｃｍ2 で注入する。次に、図２（ｃ）のように１００
０℃，１００分の酸化を行ない、ＬＯＣＯＳ酸化膜６を
形成する。その後、図２（ｄ）のようにレジスト７をマ
スクとして周辺回路しきい値制御用イオン８を注入す
る。そして、図２（ｅ）のようにレジスト９をマスクと
してセル内しきい値制御用イオン１０を注入する。
【０００５】
【発明が解決しようとする課題】周辺回路とセル内のト
ランジスタのしきい値制御を一度でするとしきい値が等
しくなってしまう。ところが、周辺回路の速度を上げよ
うとするとしきい値は低くする必要があり、セル内のト
ランジスタのリ−クを低減しようとするとしきい値は高
くする必要がある。そのため、上記の構成のように周辺
回路のしきい値制御とセル内のしきい値制御とを別々に
しなければならず、工程数が増えてしまうという問題点
を有していた。
ランジスタのしきい値制御を一度でするとしきい値が等
しくなってしまう。ところが、周辺回路の速度を上げよ
うとするとしきい値は低くする必要があり、セル内のト
ランジスタのリ−クを低減しようとするとしきい値は高
くする必要がある。そのため、上記の構成のように周辺
回路のしきい値制御とセル内のしきい値制御とを別々に
しなければならず、工程数が増えてしまうという問題点
を有していた。
【０００６】本発明は上記問題点に鑑み、一度のしきい
値制御イオン注入で、周辺回路のしきい値を低くセル内
のしきい値を高く制御できる方法を提供するものであ
る。
値制御イオン注入で、周辺回路のしきい値を低くセル内
のしきい値を高く制御できる方法を提供するものであ
る。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、ＬＯＣＯＳ形成工程におい
て、シリコン窒化膜を順テ−パ−形状に形成し、チャン
ネルストッパ−用イオン注入を行なった後、ＬＯＣＯＳ
酸化するという構成を備えたものである。
めに本発明の半導体装置は、ＬＯＣＯＳ形成工程におい
て、シリコン窒化膜を順テ−パ−形状に形成し、チャン
ネルストッパ−用イオン注入を行なった後、ＬＯＣＯＳ
酸化するという構成を備えたものである。
【０００８】
【作用】本発明は上記した構成によって、チャンネルス
トッパ−はシリコン窒化膜を垂直にエッチングした時と
同様に順テ−パ−形状の下部にも注入される。一方、Ｌ
ＯＣＯＳ分離領域は狭くなるため、ＬＯＣＯＳ端部の活
性領域にチャンネルストッパ−が残り、しきい値が高く
なる。しかし、周辺回路部ではチャンネル幅が広いため
チャンネル中心部までチャンネルストッパ−が拡散して
くることなくしきい値に影響はない。この効果を利用す
ると、一度のしきい値制御注入で、周辺回路のしきい値
を低くセル内のしきい値を高く制御することができる。
トッパ−はシリコン窒化膜を垂直にエッチングした時と
同様に順テ−パ−形状の下部にも注入される。一方、Ｌ
ＯＣＯＳ分離領域は狭くなるため、ＬＯＣＯＳ端部の活
性領域にチャンネルストッパ−が残り、しきい値が高く
なる。しかし、周辺回路部ではチャンネル幅が広いため
チャンネル中心部までチャンネルストッパ−が拡散して
くることなくしきい値に影響はない。この効果を利用す
ると、一度のしきい値制御注入で、周辺回路のしきい値
を低くセル内のしきい値を高く制御することができる。
【０００９】
【実施例】図１は本発明の一実施例に係る半導体装置の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【００１０】まず図１（ａ）のように、ｐ型シリコン基
板１上に２０ｎｍのシリコン酸化膜２を形成した後、シ
リコン窒化膜３を１６０ｎｍ堆積し、レジスト４をパタ
−ニングする。次に、図１（ｂ）のように、ＣＨＦ3＝
３０ｓｃｃｍ,Ｏ2＝３ｓｃｃｍ,Ｈｅ＝３ｓｃｃｍ,冷却
Ｈｅ＝５ｓｃｃｍ,ガス圧力＝１５Ｐａ,ＲＦパワ−＝３
５０Ｗの条件でシリコン窒化膜３を順テ−パ−形状にエ
ッチングし、チャンネルストッパ−５（ボロン）を８０
ＫｅＶ,１.５×１０13／ｃｍ2で注入する。
板１上に２０ｎｍのシリコン酸化膜２を形成した後、シ
リコン窒化膜３を１６０ｎｍ堆積し、レジスト４をパタ
−ニングする。次に、図１（ｂ）のように、ＣＨＦ3＝
３０ｓｃｃｍ,Ｏ2＝３ｓｃｃｍ,Ｈｅ＝３ｓｃｃｍ,冷却
Ｈｅ＝５ｓｃｃｍ,ガス圧力＝１５Ｐａ,ＲＦパワ−＝３
５０Ｗの条件でシリコン窒化膜３を順テ−パ−形状にエ
ッチングし、チャンネルストッパ−５（ボロン）を８０
ＫｅＶ,１.５×１０13／ｃｍ2で注入する。
【００１１】次に、図１（ｃ）のように１０００℃,１
００分の酸化を行ない、ＬＯＣＯＳ酸化膜６を形成す
る。そして、レジスト７をマスクとして周辺回路チャン
ネル領域８及びセル内チャンネル領域１０に周辺回路し
きい値制御用イオンとセル内しきい値制御用イオンを同
時に注入する。
００分の酸化を行ない、ＬＯＣＯＳ酸化膜６を形成す
る。そして、レジスト７をマスクとして周辺回路チャン
ネル領域８及びセル内チャンネル領域１０に周辺回路し
きい値制御用イオンとセル内しきい値制御用イオンを同
時に注入する。
【００１２】本実施例のチャンネルストッパ−５は、従
来のようにシリコン窒化膜３を垂直にエッチングした時
と同様に順テ−パ−形状の下部にも注入される。一方、
ＬＯＣＯＳ分離領域は狭くなるため、ＬＯＣＯＳ端部の
活性領域にチャンネルストッパ−５が残り、しきい値が
高くなる。しかし、周辺回路部ではチャンネル幅が広い
ためチャンネル中心部までチャンネルストッパ−が拡散
してくることなくしきい値に影響はない。この効果を利
用すると、一度のしきい値制御注入で、周辺回路のしき
い値を低く、セル内のしきい値を高く制御することがで
きる。以上のように本実施例によれば、ＬＯＣＯＳ形成
工程におけるシリコン窒化膜を順テ−パ−にエッチング
することにより、４０ＫｅＶ,５×１０11／ｃｍ2のボロ
ンによるしきい値制御注入を一度行なうだけで、周辺回
路(W/L=10μm/0.8μm)のしきい値を約０.５５Ｖ,セル内
(W/L=0.7μm/0.7μm) のしきい値を約０.８５Ｖにする
ことができる。
来のようにシリコン窒化膜３を垂直にエッチングした時
と同様に順テ−パ−形状の下部にも注入される。一方、
ＬＯＣＯＳ分離領域は狭くなるため、ＬＯＣＯＳ端部の
活性領域にチャンネルストッパ−５が残り、しきい値が
高くなる。しかし、周辺回路部ではチャンネル幅が広い
ためチャンネル中心部までチャンネルストッパ−が拡散
してくることなくしきい値に影響はない。この効果を利
用すると、一度のしきい値制御注入で、周辺回路のしき
い値を低く、セル内のしきい値を高く制御することがで
きる。以上のように本実施例によれば、ＬＯＣＯＳ形成
工程におけるシリコン窒化膜を順テ−パ−にエッチング
することにより、４０ＫｅＶ,５×１０11／ｃｍ2のボロ
ンによるしきい値制御注入を一度行なうだけで、周辺回
路(W/L=10μm/0.8μm)のしきい値を約０.５５Ｖ,セル内
(W/L=0.7μm/0.7μm) のしきい値を約０.８５Ｖにする
ことができる。
【００１３】
【発明の効果】以上のように本発明は、ＬＯＣＯＳ形成
工程においてシリコン窒化膜を順テ−パ−形状にするこ
とによって、一度のしきい値制御イオン注入で周辺回路
のしきい値を低くセル内のしきい値を高く制御すること
ができる。
工程においてシリコン窒化膜を順テ−パ−形状にするこ
とによって、一度のしきい値制御イオン注入で周辺回路
のしきい値を低くセル内のしきい値を高く制御すること
ができる。
【図１】本発明の一実施例における工程断面図
【図２】従来の方法を示す工程断面図
【符号の説明】 １ ｐ型シリコン基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４,７,９ レジスト ５ チャンネルストッパ− ６ ＬＯＣＯＳ酸化膜 ８ 周辺回路しきい値制御用イオン １０ セル内しきい値制御用イオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｂ 8518−4Ｍ
Claims (1)
- 【請求項１】半導体基板上にシリコン酸化膜およびシリ
コン窒化膜を形成し、上記シリコン窒化膜を順テ−パ−
にエッチングし、イオン注入した後、露出した上記シリ
コン酸化膜を選択酸化することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270827A JPH05109706A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270827A JPH05109706A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109706A true JPH05109706A (ja) | 1993-04-30 |
Family
ID=17491568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270827A Pending JPH05109706A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129850A (ja) * | 1995-10-18 | 1997-05-16 | Lg Semicon Co Ltd | 半導体素子の高誘電率キャパシター及びその製造方法 |
-
1991
- 1991-10-18 JP JP3270827A patent/JPH05109706A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129850A (ja) * | 1995-10-18 | 1997-05-16 | Lg Semicon Co Ltd | 半導体素子の高誘電率キャパシター及びその製造方法 |
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