JPS60116164A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60116164A JPS60116164A JP58225893A JP22589383A JPS60116164A JP S60116164 A JPS60116164 A JP S60116164A JP 58225893 A JP58225893 A JP 58225893A JP 22589383 A JP22589383 A JP 22589383A JP S60116164 A JPS60116164 A JP S60116164A
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- JP
- Japan
- Prior art keywords
- layer
- substrate
- ion implantation
- film
- conductive type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に相補型ＭＯ
５電界効果半導体装置（以下ＣＭＯ３ＦＥＴと略記する
）の製造方法に関する。
５電界効果半導体装置（以下ＣＭＯ３ＦＥＴと略記する
）の製造方法に関する。
（ｂｌ 従来技術と問題点
従来ＣＭＯ８ＦＥＴを製造するに際しては、まず第１図
１８＋に示すように、−導電型例えばｎ型のシリコン（
Ｓｔ）基板１に加熱酸化処理を施して二酸化シリコン（
Ｓ’ｉ０２ ）膜２を形成し、次いでこれの上に所定の
パターンに従ってレジスト膜３を形成したのち、このレ
ジスト膜３をマスクとしてイオン注入法により反対導電
型即ちｐ型の不純物９例えばボロン（Ｂ）を上記Ｓｉ基
板１表面に注入し、更に加熱処理を施して注入した不純
物を活性化して島状の反対導電型即ちｐ型頭域（以下こ
れをｐ−ｗｅｌｌ、ｎ型島状領域の場合はｎ−ｗｅｌｌ
と称する）４を形成する。
１８＋に示すように、−導電型例えばｎ型のシリコン（
Ｓｔ）基板１に加熱酸化処理を施して二酸化シリコン（
Ｓ’ｉ０２ ）膜２を形成し、次いでこれの上に所定の
パターンに従ってレジスト膜３を形成したのち、このレ
ジスト膜３をマスクとしてイオン注入法により反対導電
型即ちｐ型の不純物９例えばボロン（Ｂ）を上記Ｓｉ基
板１表面に注入し、更に加熱処理を施して注入した不純
物を活性化して島状の反対導電型即ちｐ型頭域（以下こ
れをｐ−ｗｅｌｌ、ｎ型島状領域の場合はｎ−ｗｅｌｌ
と称する）４を形成する。
次いで上記マスクとして用いたレジスト膜３及びｓ＋ｏ
２Ｂ＊２を除去したのち、あらためて加熱処理を施すこ
とによりＳｉ基板１表面を酸化してゲート酸化膜５を形
成し、次いでこのゲート酸化膜５上に化学気相成長法（
Ｃ’Ｖ Ｄ法）を用いて多結晶シリコン層を成長させ、
次いでこの多結晶シリコン層を選択的に除去して多結晶
シリコン層よりなるゲート６を形成していた。
２Ｂ＊２を除去したのち、あらためて加熱処理を施すこ
とによりＳｉ基板１表面を酸化してゲート酸化膜５を形
成し、次いでこのゲート酸化膜５上に化学気相成長法（
Ｃ’Ｖ Ｄ法）を用いて多結晶シリコン層を成長させ、
次いでこの多結晶シリコン層を選択的に除去して多結晶
シリコン層よりなるゲート６を形成していた。
上述の如〈従来の製造方法においては、ここまでの製造
工程において加熱処理が３回にわたって行うことが必要
であった。そのため製造工程が煩雑であるのみならず、
ゲート酸化工程においてｐ−ｗｅｌ１４表面の不純物の
アウト・ディフュージョンが起こる等の問題がある。
工程において加熱処理が３回にわたって行うことが必要
であった。そのため製造工程が煩雑であるのみならず、
ゲート酸化工程においてｐ−ｗｅｌ１４表面の不純物の
アウト・ディフュージョンが起こる等の問題がある。
（Ｃ） 発明の目的
本発明の目的は上記島状の反対導電型領域を形成するま
での加熱処理工程を極力少なくし得る半導体装置の製造
方法を提供することにある。
での加熱処理工程を極力少なくし得る半導体装置の製造
方法を提供することにある。
（ｄｌ 発明の構成
本発明の特徴は、−導電型を有する半導体基板表面に所
定の絶縁膜と該絶縁膜上に多結晶半導体層を形成し、次
いで該多結晶半導体層上に所定の開口を有するイオン注
入阻止層を形成し、次いで該イオン注入阻止調をマスク
として反対導電型の不純物を前記多結晶半導体層及び絶
縁膜を透過して前記半導体載板の前記イオン注入阻止層
の開口直下部表面にイオン注入法により注入する工程を
含むことにある。
定の絶縁膜と該絶縁膜上に多結晶半導体層を形成し、次
いで該多結晶半導体層上に所定の開口を有するイオン注
入阻止層を形成し、次いで該イオン注入阻止調をマスク
として反対導電型の不純物を前記多結晶半導体層及び絶
縁膜を透過して前記半導体載板の前記イオン注入阻止層
の開口直下部表面にイオン注入法により注入する工程を
含むことにある。
（ｆｌ） 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第２図（ａｌ及び（ｂ）は本発明の一実施例を製造工程
の順に示す要部断面図である。
の順に示す要部断面図である。
本実施例においては同図（８）に見られるように、−導
電型を有する半導体基板２例えばｎ型のＳｔ基板ｌを加
熱酸化して凡そ１０００ （人〕の厚さを有するゲート
絶縁膜（本実施例ではゲート酸化膜）５を形成したのち
、これの上にＣＶＤ法により凡そ３０００ （人〕の厚
さの多結晶半導体基板例えば多結晶シリコン層７を被着
せしめる。次いで該多結晶シリコン層７上に、開口８を
有するレジスト膜３を形成する。このレジスト膜３は後
述する如く、このあとのイオン注入工程におけるマスク
として用いるイオン注入阻止層であって、上記開口８を
除く他の部分に照射されるイオンを阻止するのに要する
厚さに形成しておく。この目的から本実施例ではレジス
ト膜３の厚さを凡そ１〜１．５〔μｍ〕とした。
電型を有する半導体基板２例えばｎ型のＳｔ基板ｌを加
熱酸化して凡そ１０００ （人〕の厚さを有するゲート
絶縁膜（本実施例ではゲート酸化膜）５を形成したのち
、これの上にＣＶＤ法により凡そ３０００ （人〕の厚
さの多結晶半導体基板例えば多結晶シリコン層７を被着
せしめる。次いで該多結晶シリコン層７上に、開口８を
有するレジスト膜３を形成する。このレジスト膜３は後
述する如く、このあとのイオン注入工程におけるマスク
として用いるイオン注入阻止層であって、上記開口８を
除く他の部分に照射されるイオンを阻止するのに要する
厚さに形成しておく。この目的から本実施例ではレジス
ト膜３の厚さを凡そ１〜１．５〔μｍ〕とした。
なおイオン注入工程のマスクとして用いるイオン注入阻
止層としては、上述のレジスト膜３に変えてアルミニウ
ム（ＡＯ）層或いはＣＶＤ法によって形成した二酸化シ
リコン（５ｔ０２）膜等を用いても良い。
止層としては、上述のレジスト膜３に変えてアルミニウ
ム（ＡＯ）層或いはＣＶＤ法によって形成した二酸化シ
リコン（５ｔ０２）膜等を用いても良い。
次いでこのように形成したレジスト膜３をマスクとして
イオン注入法を施し、反対導電型即ち本実施例ではｐ型
の不純物１例えばボロン（Ｂ）をＳｉ基板１表面に注入
する。本実施例ではボロン（Ｂ）を多結晶シリコン層７
及びゲート酸化膜５を通してＳｉ基板１表面に注入する
ので、この工程における注入エネルギは凡そ２００ （
ｋ ｅＶ］とした。
イオン注入法を施し、反対導電型即ち本実施例ではｐ型
の不純物１例えばボロン（Ｂ）をＳｉ基板１表面に注入
する。本実施例ではボロン（Ｂ）を多結晶シリコン層７
及びゲート酸化膜５を通してＳｉ基板１表面に注入する
ので、この工程における注入エネルギは凡そ２００ （
ｋ ｅＶ］とした。
こうすることにより上記開口８部では注入イオンは多結
晶シリコン屑７及びゲート酸化膜５を透過して、Ｓｉ基
板１の表面に注入され、伯の部分ではマスクとして用い
たレジスト膜３によりほぼ阻止されて、これの下層には
殆ど注入されない。上記条件によれば、Ｓｉ基板１表面
に注入されたイオンは、分布のピークが多結晶シリコン
層７０表面から凡そ６０００ （人〕の深さとなるよう
な分布となり、その濃度は几そ２ｘ１０３ （ｃｍ−２
）となる。
晶シリコン屑７及びゲート酸化膜５を透過して、Ｓｉ基
板１の表面に注入され、伯の部分ではマスクとして用い
たレジスト膜３によりほぼ阻止されて、これの下層には
殆ど注入されない。上記条件によれば、Ｓｉ基板１表面
に注入されたイオンは、分布のピークが多結晶シリコン
層７０表面から凡そ６０００ （人〕の深さとなるよう
な分布となり、その濃度は几そ２ｘ１０３ （ｃｍ−２
）となる。
次いで上記マスクとして用いたレジスト膜３を除去した
のち、例えば１１５０（”Ｃ３程度の温度において加熱
処理を施すことにより、注入したイオンの活性化を行っ
て島状の反対導電型領域１本実施例ではｐ型領域即ちｐ
−ｗｅｌｌを形成する。但しこの活性化のための加熱処
理工程は必ずしもこの段階で実施する必要はなく、この
あとの工程において実施されるアイソレーション或いは
コンタクト領域形成のだめの加熱処理工程において同時
に活性化を行なっても良い。
のち、例えば１１５０（”Ｃ３程度の温度において加熱
処理を施すことにより、注入したイオンの活性化を行っ
て島状の反対導電型領域１本実施例ではｐ型領域即ちｐ
−ｗｅｌｌを形成する。但しこの活性化のための加熱処
理工程は必ずしもこの段階で実施する必要はなく、この
あとの工程において実施されるアイソレーション或いは
コンタクト領域形成のだめの加熱処理工程において同時
に活性化を行なっても良い。
次いで同図ｔｂｌに見られる如く、上記多結晶シリコン
層７を選択的に除去して、ｐ−ｗｅｌｌ上及びｎ型領域
上の所定の位置にのみ多結晶シリコン層７を残留せしめ
る。この残留せる多結晶シリコン層はケート電極６とな
るものである。
層７を選択的に除去して、ｐ−ｗｅｌｌ上及びｎ型領域
上の所定の位置にのみ多結晶シリコン層７を残留せしめ
る。この残留せる多結晶シリコン層はケート電極６とな
るものである。
以上により本実施例を用いてＳｉ基板１と反対導電型の
島状領域（即ちｐ−ｗｅｌｌまたはｎ−ｗｅｌｌ）が形
成された。
島状領域（即ちｐ−ｗｅｌｌまたはｎ−ｗｅｌｌ）が形
成された。
このあとは通富の製造工程に従って図示はしていないが
、ソース領域、ドレイン領域、及び各部の電極等を形成
して半導体装置が完成する。
、ソース領域、ドレイン領域、及び各部の電極等を形成
して半導体装置が完成する。
上述の説明６；より明らかなよ痕３、本実施例ではｐ−
ｗｅｌｌあるいはｎ−ｗｅｌｌを形成するまでの工程に
おいて、加熱処理工程は１回のみ施せば良い。従って製
造工程が非常に簡単化され、しかもアウトディフュージ
ョンを生じないので、製造工程及び特性の制御が容易に
なるという利点もある。
ｗｅｌｌあるいはｎ−ｗｅｌｌを形成するまでの工程に
おいて、加熱処理工程は１回のみ施せば良い。従って製
造工程が非常に簡単化され、しかもアウトディフュージ
ョンを生じないので、製造工程及び特性の制御が容易に
なるという利点もある。
（ｆｌ 発明の詳細
な説明した如く本発明によれば、ＣＭＯＳＦ Ｅ Ｔの
製造工程が簡単化され、しかも製造工程の制御性が向上
する。
製造工程が簡単化され、しかも製造工程の制御性が向上
する。
第１図は従来の半導体装置の製造方法のゲ１を点を説明
するための要部断面図、第２図は本発明の一実施例を製
造工程の順に示す要部断面図である。 図において、ｌは−・導電型を有する半導体基板（シリ
コン基板）、３はイオン注入阻止層（レジスト膜）、４
ば反対導電型を有する島状領域、５はゲート絶縁Ｂ’Ａ
（ゲート酸化膜）、６は多結晶シリコンよりなるゲー
ト電極、７は多結晶半導体層（多結晶シリコン層）、８
は開口を示す。
するための要部断面図、第２図は本発明の一実施例を製
造工程の順に示す要部断面図である。 図において、ｌは−・導電型を有する半導体基板（シリ
コン基板）、３はイオン注入阻止層（レジスト膜）、４
ば反対導電型を有する島状領域、５はゲート絶縁Ｂ’Ａ
（ゲート酸化膜）、６は多結晶シリコンよりなるゲー
ト電極、７は多結晶半導体層（多結晶シリコン層）、８
は開口を示す。
Claims (1)
- 一導電型を有する半導体基板表面に所定の絶縁膜と該絶
縁膜上に多結晶半導体層を形成し、次いで該多結晶半導
体層上に所定の開口を有するイオン注入阻止層を形成し
、次いで該イオン注入阻止層をマスクとして反対導電型
の不純物を前記多結晶半導体層及び絶縁膜を透過して前
記半導体基板の前記イオン注入阻止層の開口直下部表面
にイオン注入法により注入する工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225893A JPS60116164A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225893A JPS60116164A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116164A true JPS60116164A (ja) | 1985-06-22 |
Family
ID=16836523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225893A Pending JPS60116164A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04138029U (ja) * | 1991-06-19 | 1992-12-24 | 中井工業株式会社 | ベルトコンベヤの取付構造 |
-
1983
- 1983-11-29 JP JP58225893A patent/JPS60116164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04138029U (ja) * | 1991-06-19 | 1992-12-24 | 中井工業株式会社 | ベルトコンベヤの取付構造 |
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