JPH05109765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109765A JPH05109765A JP27222591A JP27222591A JPH05109765A JP H05109765 A JPH05109765 A JP H05109765A JP 27222591 A JP27222591 A JP 27222591A JP 27222591 A JP27222591 A JP 27222591A JP H05109765 A JPH05109765 A JP H05109765A
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- JP
- Japan
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- concentration
- type impurity
- conductivity
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Abstract
(57)【要約】
【目的】 ショートチャネル効果が抑えられ、かつ、接
合耐圧が向上し、かつ、ホットキャリアに対しても強い
半導体装置の製造方法を提供する。 【構成】 ゲート電極形成前に基板全面に第１導電型の
高濃度不純物層を形成した後、ゲート電極を形成し、そ
の後、ＬＤＤ構造の低濃度のＮ型不純物層および低濃度
のＰ型不純物層を形成した後、高濃度のＮ型不純物層を
形成する工程を有する。
合耐圧が向上し、かつ、ホットキャリアに対しても強い
半導体装置の製造方法を提供する。 【構成】 ゲート電極形成前に基板全面に第１導電型の
高濃度不純物層を形成した後、ゲート電極を形成し、そ
の後、ＬＤＤ構造の低濃度のＮ型不純物層および低濃度
のＰ型不純物層を形成した後、高濃度のＮ型不純物層を
形成する工程を有する。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方法
に関し、特に、微細ＭＯＳＦＥＴの製造方法に関する。
に関し、特に、微細ＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】 図２は、従来の回転イオンプランテー
ションを用いたＭＯＳＦＥＴの製造方法である。以下、
図面を参照しつつ説明する。まず、Ｐ型シリコン基板１
１に、ゲート酸化膜１２を形成した後、リンがドープさ
れたポリシリコン膜１３を、ＣＶＤ法により堆積する
〔図２（ａ）〕。次に、周知のフォトリソグラフィおよ
びエッチング技術により、ゲート電極のパターニングを
行い、その後、ボロンを２０〜４０度の傾き（θ）を持
たせて回転イオン注入し、ＮＵＤＣ（Novel Source-to-
Drain Nonuniformly Doped Channel) の高濃度チャネル
層１４を形成する〔図２（ｂ）〕。
ションを用いたＭＯＳＦＥＴの製造方法である。以下、
図面を参照しつつ説明する。まず、Ｐ型シリコン基板１
１に、ゲート酸化膜１２を形成した後、リンがドープさ
れたポリシリコン膜１３を、ＣＶＤ法により堆積する
〔図２（ａ）〕。次に、周知のフォトリソグラフィおよ
びエッチング技術により、ゲート電極のパターニングを
行い、その後、ボロンを２０〜４０度の傾き（θ）を持
たせて回転イオン注入し、ＮＵＤＣ（Novel Source-to-
Drain Nonuniformly Doped Channel) の高濃度チャネル
層１４を形成する〔図２（ｂ）〕。
【０００３】次に、この基板全面にリンを０度でイオン
注入することにより、高濃度チャネル層１４内の基板表
面層にＬＤＤのＮ- 層、すなわち、低濃度Ｎ型不純物層
１５を形成する〔図２（ｃ）〕。次いで、パターニング
されたゲート電極を形成するゲート酸化膜１２およびそ
の直上のポリシリコン膜１３の側面にサイドウォール１
７を形成し、その後、基板全面にヒ素を０度でイオン注
入することにより、ソース・ドレイン層、すなわち、高
濃度Ｎ型不純物層１６を低濃度Ｎ型不純物層１５より深
い位置まで達するように形成する〔図２（ｄ）〕。
注入することにより、高濃度チャネル層１４内の基板表
面層にＬＤＤのＮ- 層、すなわち、低濃度Ｎ型不純物層
１５を形成する〔図２（ｃ）〕。次いで、パターニング
されたゲート電極を形成するゲート酸化膜１２およびそ
の直上のポリシリコン膜１３の側面にサイドウォール１
７を形成し、その後、基板全面にヒ素を０度でイオン注
入することにより、ソース・ドレイン層、すなわち、高
濃度Ｎ型不純物層１６を低濃度Ｎ型不純物層１５より深
い位置まで達するように形成する〔図２（ｄ）〕。
【０００４】
【発明が解決しようとする課題】 ところが、上述した
従来の方法によれば、ＮＵＤＣの高濃度チャネル層の形
成のため、ソース・ドレイン部にＰ型不純物の高濃度注
入をを行っているため、高濃度Ｎ型層とＮＵＤＣのＰ型
層との接合耐圧は著しく低下し、また、ホットキャリア
に対しても弱くなるという問題があった。このように、
ＭＯＳＦＥＴを微細化するには、ソース・ドレイン層は
浅く、かつ、高濃度にせざるをえず、しかも、電源電圧
は下げることができないので、ドレイン近傍の接合はき
わめて高電界になるため、上述した問題が生じ、ＭＯＳ
ＦＥＴの信頼性が低下していた。
従来の方法によれば、ＮＵＤＣの高濃度チャネル層の形
成のため、ソース・ドレイン部にＰ型不純物の高濃度注
入をを行っているため、高濃度Ｎ型層とＮＵＤＣのＰ型
層との接合耐圧は著しく低下し、また、ホットキャリア
に対しても弱くなるという問題があった。このように、
ＭＯＳＦＥＴを微細化するには、ソース・ドレイン層は
浅く、かつ、高濃度にせざるをえず、しかも、電源電圧
は下げることができないので、ドレイン近傍の接合はき
わめて高電界になるため、上述した問題が生じ、ＭＯＳ
ＦＥＴの信頼性が低下していた。
【０００５】本発明は以上の問題点を解決すべくなされ
たもので、ショートチャネル効果が抑えられ、かつ、接
合耐圧が向上し、かつ、ホットキャリアに対しても強い
半導体装置の製造方法を提供することを目的とする。
たもので、ショートチャネル効果が抑えられ、かつ、接
合耐圧が向上し、かつ、ホットキャリアに対しても強い
半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】 本発明の半導体装置の
製造方法は、第１導電型基板上に、高濃度の第１導電型
イオンを注入することにより、高濃度の第１導電型不純
物層を形成した後、その高濃度の第１導電型不純物層上
に熱酸化膜を形成し、その後、その熱酸化膜上にポリシ
リコンを堆積した後、ゲート電極を形成すべき位置の上
記第１導電型不純物層上のポリシリコンおよび熱酸化膜
を残存させるようフォトリソグラフィおよびエッチング
により所定の上記ポリシリコンおよび熱酸化膜を除去
し、その後、所定の角度で回転イオン注入を行うことに
より、低濃度の第１導電型不純物層を形成するととも
に、その低濃度の第１導電型不純物層内の基板表面側に
低濃度の第２導電型不純物層を形成し、その後、上記ゲ
ート電極の側面にサイドウォールを形成した後、高濃度
の第２導電型イオンを注入することにより、上記低濃度
の第２導電型不純物層よりも深い位置に達する高濃度の
第２導電型不純物層を形成することによって特徴付けら
れる。
製造方法は、第１導電型基板上に、高濃度の第１導電型
イオンを注入することにより、高濃度の第１導電型不純
物層を形成した後、その高濃度の第１導電型不純物層上
に熱酸化膜を形成し、その後、その熱酸化膜上にポリシ
リコンを堆積した後、ゲート電極を形成すべき位置の上
記第１導電型不純物層上のポリシリコンおよび熱酸化膜
を残存させるようフォトリソグラフィおよびエッチング
により所定の上記ポリシリコンおよび熱酸化膜を除去
し、その後、所定の角度で回転イオン注入を行うことに
より、低濃度の第１導電型不純物層を形成するととも
に、その低濃度の第１導電型不純物層内の基板表面側に
低濃度の第２導電型不純物層を形成し、その後、上記ゲ
ート電極の側面にサイドウォールを形成した後、高濃度
の第２導電型イオンを注入することにより、上記低濃度
の第２導電型不純物層よりも深い位置に達する高濃度の
第２導電型不純物層を形成することによって特徴付けら
れる。
【０００７】
【作用】 チャネル部中央の高濃度Ｐ型不純物層によ
り、ソース・ドレイン間のパンチスルーが抑制され、シ
ョートチャネル効果を抑制する。低濃度のＰ型不純物層
がソース・ドレイン付近に形成されるので、空乏層が伸
びやすく、寄生容量は低くなる。
り、ソース・ドレイン間のパンチスルーが抑制され、シ
ョートチャネル効果を抑制する。低濃度のＰ型不純物層
がソース・ドレイン付近に形成されるので、空乏層が伸
びやすく、寄生容量は低くなる。
【０００８】
【実施例】 図１は本発明の実施例を経時的に説明する
図である。以下に、図面を参照しつつ、本発明の実施例
を説明する。まず、Ｐ型シリコン基板１の表面上にボロ
ンを２０〜５０keV で、イオン注入量５×１０11〜２×
１０13／ｃｍ2 を、イオン注入することにより、ＮＵＤ
Ｃの高濃度Ｐ型不純物層２を形成する〔図１（ａ）〕。
図である。以下に、図面を参照しつつ、本発明の実施例
を説明する。まず、Ｐ型シリコン基板１の表面上にボロ
ンを２０〜５０keV で、イオン注入量５×１０11〜２×
１０13／ｃｍ2 を、イオン注入することにより、ＮＵＤ
Ｃの高濃度Ｐ型不純物層２を形成する〔図１（ａ）〕。
【０００９】次に、８５０〜９５０℃の熱酸化により１
００〜２００Åのゲート酸化膜３を形成し、そのゲート
酸化膜３上にリンがドープされたポリシリコン膜４をＣ
ＶＤ法により３０００〜４０００Åの厚みに堆積する。
その後、周知のフォトリソグラフィおよびエッチング技
術により、ゲート電極のパターニングを行い、ゲート電
極Ｇを形成する〔図１（ｂ）〕。
００〜２００Åのゲート酸化膜３を形成し、そのゲート
酸化膜３上にリンがドープされたポリシリコン膜４をＣ
ＶＤ法により３０００〜４０００Åの厚みに堆積する。
その後、周知のフォトリソグラフィおよびエッチング技
術により、ゲート電極のパターニングを行い、ゲート電
極Ｇを形成する〔図１（ｂ）〕。
【００１０】次いで、リンを５〜４０度の傾き（θ）を
持たせて、２０〜１５０keV でイオン注入量１×１０11
〜１×１０13／ｃｍ2 を、回転イオン注入することによ
り、ＬＤＤのＮ-層となる低濃度Ｎ型不純物層５および
ＮＵＤＣの低濃度Ｐ型不純物層６を形成する〔図１
（ｃ）〕。その後、ＣＶＤ酸化膜により、ゲート電極Ｇ
の側面にサイドウォール８を形成し、その後、ソース・
ドレイン領域に、ヒ素を０度の傾き（θ）を持たせて、
４０〜８０keV でイオン注入量１×１０15〜５×１０15
／ｃｍ2 を、イオン注入することにより、ソース・ドレ
インのＮ+ 層となる高濃度Ｎ型不純物層７を形成する
〔図１（ｄ）〕。
持たせて、２０〜１５０keV でイオン注入量１×１０11
〜１×１０13／ｃｍ2 を、回転イオン注入することによ
り、ＬＤＤのＮ-層となる低濃度Ｎ型不純物層５および
ＮＵＤＣの低濃度Ｐ型不純物層６を形成する〔図１
（ｃ）〕。その後、ＣＶＤ酸化膜により、ゲート電極Ｇ
の側面にサイドウォール８を形成し、その後、ソース・
ドレイン領域に、ヒ素を０度の傾き（θ）を持たせて、
４０〜８０keV でイオン注入量１×１０15〜５×１０15
／ｃｍ2 を、イオン注入することにより、ソース・ドレ
インのＮ+ 層となる高濃度Ｎ型不純物層７を形成する
〔図１（ｄ）〕。
【００１１】なお、本実施例では、Ｐ型シリコン基板上
に高濃度Ｐ型不純物層を形成したが、Ｐウェル上に高濃
度Ｐ型不純物層を形成してもよい。また、導電型はＰ型
およびＮ型を逆にしてもよいことはいうまでもない。
に高濃度Ｐ型不純物層を形成したが、Ｐウェル上に高濃
度Ｐ型不純物層を形成してもよい。また、導電型はＰ型
およびＮ型を逆にしてもよいことはいうまでもない。
【００１２】
【発明の効果】 以上説明したように、本発明によれ
ば、ゲート電極形成前に基板全面に第１導電型の高濃度
不純物層を形成した後、ＬＤＤ構造の低濃度のＮ型不純
物層および低濃度のＰ型不純物層を形成するようにした
から、チャネル中央部の高濃度不純物層により、ショー
トチャンネル効果を抑制することができ、かつ、接合耐
圧は向上し、ホットキャリアに対しても強い半導体装置
を製造できる。
ば、ゲート電極形成前に基板全面に第１導電型の高濃度
不純物層を形成した後、ＬＤＤ構造の低濃度のＮ型不純
物層および低濃度のＰ型不純物層を形成するようにした
から、チャネル中央部の高濃度不純物層により、ショー
トチャンネル効果を抑制することができ、かつ、接合耐
圧は向上し、ホットキャリアに対しても強い半導体装置
を製造できる。
【００１３】この結果、微細化および高速化を促進する
ことができ、しかも、信頼性の高いデバイスを提供する
ことができる。
ことができ、しかも、信頼性の高いデバイスを提供する
ことができる。
【図１】 本発明実施例を経時的に説明する図
【図２】 従来例を経時的に説明する図
１・・・・Ｐ型シリコン基板 ２・・・・高濃度Ｐ型不純物層 ３・・・・ゲート酸化膜 ４・・・・ポリシリコン膜 ５・・・・低濃度Ｎ型不純物層 ６・・・・低濃度Ｐ型不純物層 ７・・・・高濃度Ｎ型不純物層 ８・・・・サイドウォール
Claims (1)
- 【請求項１】 第１導電型基板上に、高濃度の第１導電
型イオンを注入することにより、高濃度の第１導電型不
純物層を形成した後、その高濃度の第１導電型不純物層
上に熱酸化膜を形成し、その後、その熱酸化膜上にポリ
シリコンを堆積した後、ゲート電極を形成すべき位置の
上記第１導電型不純物層上のポリシリコンおよび熱酸化
膜を残存させるようフォトリソグラフィおよびエッチン
グにより所定の上記ポリシリコンおよび熱酸化膜を除去
し、その後、所定の角度で回転イオン注入を行うことに
より、低濃度の第１導電型不純物層を形成するととも
に、その低濃度の第１導電型不純物層内の基板表面側に
低濃度の第２導電型不純物層を形成し、その後、上記ゲ
ート電極の側面にサイドウォールを形成した後、高濃度
の第２導電型イオンを注入することにより、上記低濃度
の第２導電型不純物層よりも深い位置に達する高濃度の
第２導電型不純物層を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27222591A JPH05109765A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27222591A JPH05109765A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109765A true JPH05109765A (ja) | 1993-04-30 |
Family
ID=17510861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27222591A Pending JPH05109765A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129326A (ja) * | 1991-10-31 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
| JPH0864819A (ja) * | 1994-08-17 | 1996-03-08 | Nec Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-10-21 JP JP27222591A patent/JPH05109765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129326A (ja) * | 1991-10-31 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
| JPH0864819A (ja) * | 1994-08-17 | 1996-03-08 | Nec Corp | 半導体装置及びその製造方法 |
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