JPH05109984A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05109984A JPH05109984A JP4079908A JP7990892A JPH05109984A JP H05109984 A JPH05109984 A JP H05109984A JP 4079908 A JP4079908 A JP 4079908A JP 7990892 A JP7990892 A JP 7990892A JP H05109984 A JPH05109984 A JP H05109984A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/813—Combinations of field-effect devices and capacitor only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 この発明は半導体装置およびその製造方法に
関し、半導体チップ上に形成される溝型キャパシタの構
造およびその製造方法に関し、この溝型キャパシタの性
能の向上を可能とする半導体装置およびその製造方法を
提供する。 【構成】 主表面が｛１００｝面、オリエンテーション
フラットが｛１１０｝面を有するシリコンウェハにおい
て、半導体チップの主表面が｛１００｝面、この半導体
チップ内に形成される溝の四周内面がすべて｛１００｝
面となり、また、この半導体チップの四周側面が｛１１
０｝面となるように構成されている。これにより、溝の
各辺の酸化膜厚さの形成が均一となり、また、ダイシン
グ時におけるチップの割れを防止することが可能とな
る。
関し、半導体チップ上に形成される溝型キャパシタの構
造およびその製造方法に関し、この溝型キャパシタの性
能の向上を可能とする半導体装置およびその製造方法を
提供する。 【構成】 主表面が｛１００｝面、オリエンテーション
フラットが｛１１０｝面を有するシリコンウェハにおい
て、半導体チップの主表面が｛１００｝面、この半導体
チップ内に形成される溝の四周内面がすべて｛１００｝
面となり、また、この半導体チップの四周側面が｛１１
０｝面となるように構成されている。これにより、溝の
各辺の酸化膜厚さの形成が均一となり、また、ダイシン
グ時におけるチップの割れを防止することが可能とな
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、半導体チップ上に形成される
溝型キャパシタの構造およびその製造方法に関するもの
である。
の製造方法に関し、特に、半導体チップ上に形成される
溝型キャパシタの構造およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、半導体装置はコンピュータなどの
情報機器の目覚しい普及によってその需要が急速に拡大
している。さらに、機能的には大規模な記憶容量を有
し、かつ高速稼働が可能なものが要求されている。この
ような背景の下に、半導体装置においては高集積化およ
び高速応答性あるいは高信頼性に関する技術開発が進め
られている。
情報機器の目覚しい普及によってその需要が急速に拡大
している。さらに、機能的には大規模な記憶容量を有
し、かつ高速稼働が可能なものが要求されている。この
ような背景の下に、半導体装置においては高集積化およ
び高速応答性あるいは高信頼性に関する技術開発が進め
られている。
【０００３】半導体装置のうち、記憶情報のランダムな
入出力が可能なものにＤＲＡＭ（Dynamic Random Acces
s Memory）がある。一般にＤＲＡＭは多数の記憶情報を
蓄積する記憶領域であるメモリセルアレイと、外部との
入出力に必要な周辺回路とから構成されている。
入出力が可能なものにＤＲＡＭ（Dynamic Random Acces
s Memory）がある。一般にＤＲＡＭは多数の記憶情報を
蓄積する記憶領域であるメモリセルアレイと、外部との
入出力に必要な周辺回路とから構成されている。
【０００４】図３６は、一般的なＤＲＡＭの構成を示す
ブロック図である。図３６を参照して、ＤＲＡＭ５０
は、メモリセルアレイ５１と、ロウアンドカラムアドレ
スバッファ５２と、ロウデコーダ５３およびカラムデコ
ーダ５４と、センスリフレッシュアンプ５５と、データ
インバッファ５６およびデータアウトバッファ５７と、
クロックジェネレータ５８とを含む。
ブロック図である。図３６を参照して、ＤＲＡＭ５０
は、メモリセルアレイ５１と、ロウアンドカラムアドレ
スバッファ５２と、ロウデコーダ５３およびカラムデコ
ーダ５４と、センスリフレッシュアンプ５５と、データ
インバッファ５６およびデータアウトバッファ５７と、
クロックジェネレータ５８とを含む。
【０００５】メモリセルアレイ５１は、記憶情報のデー
タ信号を蓄積するためのものである。ロウアンドカラム
アドレスバッファ５２は、単位記憶回路を構成するメモ
リセルを選択するためのアドレス信号Ａ0 〜Ａ9 を外部
から受けるためのものである。ロウデコーダ５３および
カラムデコーダ５４は、そのアドレス信号を解読するこ
とによりメモリセルを指定するためのものである。セン
スリフレッシュアンプ５５は、指定されたメモリセルに
蓄積された信号を増幅して読出すためのものである。デ
ータインバッファ５６およびデータアウトバッファ５７
はデータ入出力のためのものである。クロックジェネレ
ータ５８は、各部への制御信号となるクロック信号を発
生する。
タ信号を蓄積するためのものである。ロウアンドカラム
アドレスバッファ５２は、単位記憶回路を構成するメモ
リセルを選択するためのアドレス信号Ａ0 〜Ａ9 を外部
から受けるためのものである。ロウデコーダ５３および
カラムデコーダ５４は、そのアドレス信号を解読するこ
とによりメモリセルを指定するためのものである。セン
スリフレッシュアンプ５５は、指定されたメモリセルに
蓄積された信号を増幅して読出すためのものである。デ
ータインバッファ５６およびデータアウトバッファ５７
はデータ入出力のためのものである。クロックジェネレ
ータ５８は、各部への制御信号となるクロック信号を発
生する。
【０００６】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図３７は、メモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路を示す図である。メモ
リセルアレイ５１は、行方向に平行に延びた複数本ワー
ド線ＷＬと、列方向に平行に延びた複数のビット線対Ｂ
Ｌａ、ＢＬｂとを備えている。ワード線ＷＬとビット線
ＢＬａ、ＢＬｂとの交差部近傍にはメモリセルＭが形成
されている。
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図３７は、メモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路を示す図である。メモ
リセルアレイ５１は、行方向に平行に延びた複数本ワー
ド線ＷＬと、列方向に平行に延びた複数のビット線対Ｂ
Ｌａ、ＢＬｂとを備えている。ワード線ＷＬとビット線
ＢＬａ、ＢＬｂとの交差部近傍にはメモリセルＭが形成
されている。
【０００７】メモリセルＭは、１個のＭＯＳ（Metal Ox
ide Semicondeuctor）型電界効果トランジスタＴｒと１
個のキャパシタＣとからなる。すなわち、各メモリセル
は、いわゆる１トランジスタ１キャパシタ型のメモリセ
ルを示している。さらに、このキャパシタＣには、高集
積化を図るために基板の深さ方向に溝が形成された溝型
キャパシタが用いられている。このタイプのメモリセル
はその構造が簡単なため、メモリセルアレイの集積度を
向上させることが容易であり、大容量のＤＲＡＭに広く
用いられている。
ide Semicondeuctor）型電界効果トランジスタＴｒと１
個のキャパシタＣとからなる。すなわち、各メモリセル
は、いわゆる１トランジスタ１キャパシタ型のメモリセ
ルを示している。さらに、このキャパシタＣには、高集
積化を図るために基板の深さ方向に溝が形成された溝型
キャパシタが用いられている。このタイプのメモリセル
はその構造が簡単なため、メモリセルアレイの集積度を
向上させることが容易であり、大容量のＤＲＡＭに広く
用いられている。
【０００８】一方上述したＤＲＡＭは、半導体チップ上
に複数個形成されており、またこの半導体チップは、半
導体ウェハを所定の形状に切出す（ダイシング）ことに
より形成されている。
に複数個形成されており、またこの半導体チップは、半
導体ウェハを所定の形状に切出す（ダイシング）ことに
より形成されている。
【０００９】従来より、蒸着技術、酸化技術、写真製版
技術などを用いて、半導体ウェハにＤＲＡＭなどをパタ
ーニングした後、半導体ウェハをダイシングして、半導
体チップが完成する。
技術などを用いて、半導体ウェハにＤＲＡＭなどをパタ
ーニングした後、半導体ウェハをダイシングして、半導
体チップが完成する。
【００１０】半導体ウェハにＤＲＡＭを写真製版技術な
どを用いて形成する場合、そのパターニングは一般に半
導体ウェハに設けられたオリエンテーションフラットを
基準にし、パターニングが行なわれている。通常半導体
ウェハの主表面の面方位は｛１００｝面に設定されてお
り、ＤＲＡＭはこの主表面に形成されることになる。ま
た、オリエンテーションフラットは、その面方位が｛１
１０｝面と、｛１００｝面のものが存在し、用途におい
て使い分けられている。
どを用いて形成する場合、そのパターニングは一般に半
導体ウェハに設けられたオリエンテーションフラットを
基準にし、パターニングが行なわれている。通常半導体
ウェハの主表面の面方位は｛１００｝面に設定されてお
り、ＤＲＡＭはこの主表面に形成されることになる。ま
た、オリエンテーションフラットは、その面方位が｛１
１０｝面と、｛１００｝面のものが存在し、用途におい
て使い分けられている。
【００１１】以下、半導体ウェハの主表面が｛１００｝
面で、オリエンテーションフラットが｛１００｝面また
は｛１１０｝面の場合におけるＤＲＡＭ内に形成される
溝型キャパシタの構造について以下説明する。
面で、オリエンテーションフラットが｛１００｝面また
は｛１１０｝面の場合におけるＤＲＡＭ内に形成される
溝型キャパシタの構造について以下説明する。
【００１２】まず、半導体ウェハの主表面が｛１００｝
面、オリエンテーションフラットが｛１１０｝面の場合
について説明する。
面、オリエンテーションフラットが｛１１０｝面の場合
について説明する。
【００１３】図３８を参照して、主表面６１ａが｛１０
０｝面、オリエンテーションフラット６１ｂが｛１１
０｝面の半導体ウェハ６０に、既にＤＲＡＭなどの半導
体素子が形成されている。この半導体ウェハ６０には、
ダイシングライン６２、６３がオリエンテーションフラ
ット６１ｂに対し垂直または平行に複数形成されてい
る。このダイシングライン６２、６３に沿って半導体ウ
ェハ６０をダイシングすることにより、半導体チップ６
４が複数個形成される。
０｝面、オリエンテーションフラット６１ｂが｛１１
０｝面の半導体ウェハ６０に、既にＤＲＡＭなどの半導
体素子が形成されている。この半導体ウェハ６０には、
ダイシングライン６２、６３がオリエンテーションフラ
ット６１ｂに対し垂直または平行に複数形成されてい
る。このダイシングライン６２、６３に沿って半導体ウ
ェハ６０をダイシングすることにより、半導体チップ６
４が複数個形成される。
【００１４】次に、図３９を参照して、上記により形成
された複数個のうちの１つである半導体チップ６４の面
方位は、主表面６４ａが｛１００｝面、四周側面６４
ｂ、６４ｃ、６４ｄ、６４ｅは｛１１０｝面に設定され
る。また、主表面６４ａには、ＤＲＡＭ内に形成された
メモリセルアレイを構成するメモリセル６５が複数個形
成されている。
された複数個のうちの１つである半導体チップ６４の面
方位は、主表面６４ａが｛１００｝面、四周側面６４
ｂ、６４ｃ、６４ｄ、６４ｅは｛１１０｝面に設定され
る。また、主表面６４ａには、ＤＲＡＭ内に形成された
メモリセルアレイを構成するメモリセル６５が複数個形
成されている。
【００１５】次に、図４０および図４１を参照して、メ
モリセル６５の構造について説明する。
モリセル６５の構造について説明する。
【００１６】図４０はメモリセル６５の平面図である。
図４１は、図４０中Ｘ−Ｘ線矢視断面図である。
図４１は、図４０中Ｘ−Ｘ線矢視断面図である。
【００１７】メモリセル６５は、ＭＯＳ型電界効果トラ
ンジスタ６６と溝型キャパシタ６７とから構成されてい
る。ＭＯＳ型電界効果トランジスタ６６は、ワードライ
ンからなるゲート電極６６ａと、このゲート電極６６ａ
の長手方向に略直交して延びる活性領域６６ｂの交点に
設けられている。また、活性領域６６ｂには溝型キャパ
シタ６７が設けられている。さらに活性領域６６ｂの上
部には、ビット線６６ｃが配線されている。また、この
ビット線６６ｃと基板との接続のためのコンタクトホー
ル６６ｅが形成されている。
ンジスタ６６と溝型キャパシタ６７とから構成されてい
る。ＭＯＳ型電界効果トランジスタ６６は、ワードライ
ンからなるゲート電極６６ａと、このゲート電極６６ａ
の長手方向に略直交して延びる活性領域６６ｂの交点に
設けられている。また、活性領域６６ｂには溝型キャパ
シタ６７が設けられている。さらに活性領域６６ｂの上
部には、ビット線６６ｃが配線されている。また、この
ビット線６６ｃと基板との接続のためのコンタクトホー
ル６６ｅが形成されている。
【００１８】ここで、半導体ウェハ６０への素子形成の
ためのパターニングは、各素子の配置が通常オリエンテ
ーションフラットを基準に平行または垂直になるように
パターニングされる。これは、半導体ウェハに形成され
る各素子の集積密度の向上、パターニング時の誤差、ダ
イシング時における作業性を考慮して決定されたもので
ある。よって、図４２を参照して、半導体チップ６４内
に形成された溝型キャパシタ６７の四周内面６７ａ、６
７ｂ、６７ｃ、６７ｄは｛１１０｝面となり、底面６７
ｅは｛１００｝面となる。
ためのパターニングは、各素子の配置が通常オリエンテ
ーションフラットを基準に平行または垂直になるように
パターニングされる。これは、半導体ウェハに形成され
る各素子の集積密度の向上、パターニング時の誤差、ダ
イシング時における作業性を考慮して決定されたもので
ある。よって、図４２を参照して、半導体チップ６４内
に形成された溝型キャパシタ６７の四周内面６７ａ、６
７ｂ、６７ｃ、６７ｄは｛１１０｝面となり、底面６７
ｅは｛１００｝面となる。
【００１９】しかし、半導体表面上に熱酸化により熱酸
化膜を形成する場合、｛１００｝面と｛１１０｝面で
は、酸化速度が異なることが知られている。たとえば、
｛１００｝面で１００Åの酸化膜を形成するのと同じ条
件で｛１１０｝面を酸化した場合、１５０Åの酸化膜が
形成され、｛１００｝面の方が酸化速度が遅いことがわ
かる。このことにより、｛１００｝面に酸化膜を形成す
る方が、酸化膜形成の制御が容易であることがわかる。
また、｛１００｝面より｛１１０｝面の方が結晶密度が
多く、しきい値電圧の制御が難しいなどの問題点を有し
ていることが知られている。よって、溝型キャパシタ６
７の四周内面の面方位と、底面の面方位は｛１００｝面
であることが望ましい。
化膜を形成する場合、｛１００｝面と｛１１０｝面で
は、酸化速度が異なることが知られている。たとえば、
｛１００｝面で１００Åの酸化膜を形成するのと同じ条
件で｛１１０｝面を酸化した場合、１５０Åの酸化膜が
形成され、｛１００｝面の方が酸化速度が遅いことがわ
かる。このことにより、｛１００｝面に酸化膜を形成す
る方が、酸化膜形成の制御が容易であることがわかる。
また、｛１００｝面より｛１１０｝面の方が結晶密度が
多く、しきい値電圧の制御が難しいなどの問題点を有し
ていることが知られている。よって、溝型キャパシタ６
７の四周内面の面方位と、底面の面方位は｛１００｝面
であることが望ましい。
【００２０】そこで、次に主表面が｛１００｝面、オリ
エンテーションフラットが｛１００｝面の半導体ウェハ
７０上にＤＲＡＭを形成した場合について、たとえば特
開昭６０−２５３２６３号公報に開示された内容を参照
して以下説明する。
エンテーションフラットが｛１００｝面の半導体ウェハ
７０上にＤＲＡＭを形成した場合について、たとえば特
開昭６０−２５３２６３号公報に開示された内容を参照
して以下説明する。
【００２１】図４３を参照して、主表面７１ａが｛１０
０｝面、オリエンテーションフラット７１ｂが｛１０
０｝面の半導体ウェハ７０上に既にＤＲＡＭが形成され
ている。この半導体ウェハ７０には、ダイシングライン
７２、７３がオリエンテーションフラット７１ｂに垂直
または平行に複数形成されている。
０｝面、オリエンテーションフラット７１ｂが｛１０
０｝面の半導体ウェハ７０上に既にＤＲＡＭが形成され
ている。この半導体ウェハ７０には、ダイシングライン
７２、７３がオリエンテーションフラット７１ｂに垂直
または平行に複数形成されている。
【００２２】次に、図４４を参照して、上記ダイシング
ライン７２、７３に沿って切断された半導体チップ７４
の面方位は、主表面７４ａが｛１００｝面、四周側面７
４ｂ、７４ｃ、７４ｄ、７４ｅは｛１００｝面に設定さ
れる。主表面７４ａ上に形成されているＤＲＡＭは、上
述した半導体チップ６４と同様に形成されている。図４
５を参照して、よって、メモリセル６５内に形成される
溝型キャパシタ８０の四周内面８０ａ、８０ｂ、８０
ｃ、８０ｄは｛１００｝面に設定され、底面８０ｅは
｛１００｝面に設定され、すべての溝内面を｛１００｝
面とすることができる。
ライン７２、７３に沿って切断された半導体チップ７４
の面方位は、主表面７４ａが｛１００｝面、四周側面７
４ｂ、７４ｃ、７４ｄ、７４ｅは｛１００｝面に設定さ
れる。主表面７４ａ上に形成されているＤＲＡＭは、上
述した半導体チップ６４と同様に形成されている。図４
５を参照して、よって、メモリセル６５内に形成される
溝型キャパシタ８０の四周内面８０ａ、８０ｂ、８０
ｃ、８０ｄは｛１００｝面に設定され、底面８０ｅは
｛１００｝面に設定され、すべての溝内面を｛１００｝
面とすることができる。
【００２３】これによって、溝型キャパシタ８０内に形
成される酸化膜厚を等しく形成することができ、メモリ
セルの信頼性の向上を図ることができる。
成される酸化膜厚を等しく形成することができ、メモリ
セルの信頼性の向上を図ることができる。
【００２４】
【発明が解決しようとする課題】しかしながら、上記半
導体ウェハ７０を用いた場合、ダイシングにより半導体
チップ７４を切出す際に、半導体チップに割れが生じや
すいという問題点がある。
導体ウェハ７０を用いた場合、ダイシングにより半導体
チップ７４を切出す際に、半導体チップに割れが生じや
すいという問題点がある。
【００２５】ここで、シリコンウェハの割れの特性につ
いて、図４６ないし図４８を参照して説明する。
いて、図４６ないし図４８を参照して説明する。
【００２６】シリコンウェハの面方位の位置関係は、図
４６を参照して、２６面体のモデルで表わすことができ
る。結晶面の特性として、｛１１１｝面の面方位が最も
欠陥やストレスが発生しやいすことは既に知られてい
る。たとえば、主表面７１ａが｛１００｝面、オリエン
テーションフラット７１ｂが｛１００｝面のシリコンウ
ェハ７０の割れの特性は、図４７および図４８を参照し
て、オリエンテーションフラットと主表面との交差線に
対して４５°の方向に割れやすい。これは、主表面７１
ａおよびオリエンテーションフラット７１ｂが｛１０
０｝面のシリコンウェハ７０の｛１１１｝面と主表面７
１ａの交差線がオリエンテーションフラット７１ｂに対
し４５°の角度をなして存在しているからである。
４６を参照して、２６面体のモデルで表わすことができ
る。結晶面の特性として、｛１１１｝面の面方位が最も
欠陥やストレスが発生しやいすことは既に知られてい
る。たとえば、主表面７１ａが｛１００｝面、オリエン
テーションフラット７１ｂが｛１００｝面のシリコンウ
ェハ７０の割れの特性は、図４７および図４８を参照し
て、オリエンテーションフラットと主表面との交差線に
対して４５°の方向に割れやすい。これは、主表面７１
ａおよびオリエンテーションフラット７１ｂが｛１０
０｝面のシリコンウェハ７０の｛１１１｝面と主表面７
１ａの交差線がオリエンテーションフラット７１ｂに対
し４５°の角度をなして存在しているからである。
【００２７】このように、主表面が｛１００｝面、オリ
エンテーションフラットが｛１００｝面であるシリコン
ウェハの｛１１１｝面と主表面の交差線がオリエンテー
ションフラットに対し４５°の角度をなして存在してい
る場合、シリコンウェハから半導体チップを形成するた
めのダイシング方向は、オリエンテーションフラットに
対して垂直または平行である。よって、半導体ウェハの
ダイシング時に、半導体チップの対角線方向に割れが生
じやすくなる。また、製造プロセスにおける熱処理など
のストレスが、半導体チップの対角線方向に亀裂を発生
させ、チップの歩留りの低下、機能の信頼性に著しい問
題を生じせさている。
エンテーションフラットが｛１００｝面であるシリコン
ウェハの｛１１１｝面と主表面の交差線がオリエンテー
ションフラットに対し４５°の角度をなして存在してい
る場合、シリコンウェハから半導体チップを形成するた
めのダイシング方向は、オリエンテーションフラットに
対して垂直または平行である。よって、半導体ウェハの
ダイシング時に、半導体チップの対角線方向に割れが生
じやすくなる。また、製造プロセスにおける熱処理など
のストレスが、半導体チップの対角線方向に亀裂を発生
させ、チップの歩留りの低下、機能の信頼性に著しい問
題を生じせさている。
【００２８】一方、従来技術の半導体ウェハ６０を用い
た場合は、主表面６１ａと｛１１１｝面の交差線は、オ
リエンテーションフラットに対し垂直または平行に存在
するため、上記問題点を解決することにはなるが、溝型
キャパシタ内の酸化膜の不均一という問題を解消するこ
とができない。
た場合は、主表面６１ａと｛１１１｝面の交差線は、オ
リエンテーションフラットに対し垂直または平行に存在
するため、上記問題点を解決することにはなるが、溝型
キャパシタ内の酸化膜の不均一という問題を解消するこ
とができない。
【００２９】この発明は、上記問題点を解消するために
なされたもので、溝型キャパシタ部分に形成される酸化
膜厚を等しく形成でき、溝型キャパシタの素子設計製造
の容易化を維持するとともに、ダイシング時における半
導体チップのへの割れが入りにくく、また熱処理などの
プロセス処理におけるストレスによる亀裂がチップ対角
線方向に入らない信頼性の高い半導体装置およびその製
造方法を提供することにある。
なされたもので、溝型キャパシタ部分に形成される酸化
膜厚を等しく形成でき、溝型キャパシタの素子設計製造
の容易化を維持するとともに、ダイシング時における半
導体チップのへの割れが入りにくく、また熱処理などの
プロセス処理におけるストレスによる亀裂がチップ対角
線方向に入らない信頼性の高い半導体装置およびその製
造方法を提供することにある。
【００３０】
【課題を解決するための手段】この発明に従った半導体
装置は、一つの局面では、主表面が｛１００｝面、四周
側面が｛１１０｝面を有する半導体基板を備え、この半
導体基板の｛１１１｝面と上記主表面の交差線は、上記
四周側面に平行または垂直に存在し、上記半導体基板の
主表面には、四周内面が｛１００｝面に設定された溝が
形成され、この溝の少なくとも１つの内面に沿って形成
された第１導電層と、この第１導電層の少なくとも１つ
の内面上に形成された絶縁層と、この絶縁層の上面に形
成された第２導電層とを備えている。
装置は、一つの局面では、主表面が｛１００｝面、四周
側面が｛１１０｝面を有する半導体基板を備え、この半
導体基板の｛１１１｝面と上記主表面の交差線は、上記
四周側面に平行または垂直に存在し、上記半導体基板の
主表面には、四周内面が｛１００｝面に設定された溝が
形成され、この溝の少なくとも１つの内面に沿って形成
された第１導電層と、この第１導電層の少なくとも１つ
の内面上に形成された絶縁層と、この絶縁層の上面に形
成された第２導電層とを備えている。
【００３１】この発明に従った半導体装置は、他の局面
では、主表面と四周側面を有する半導体基板と、この半
導体基板の主表面上に形成されたＭＯＳ型電界効果トラ
ンジスタおよび溝型キャパシタとを備えている。上記半
導体基板の主表面は｛１００｝面、四周側面は｛１１
０｝面に設定されている。上記溝型キャパシタは、その
四周内面が｛１００｝面からなる四角柱状の溝に形成さ
れている。
では、主表面と四周側面を有する半導体基板と、この半
導体基板の主表面上に形成されたＭＯＳ型電界効果トラ
ンジスタおよび溝型キャパシタとを備えている。上記半
導体基板の主表面は｛１００｝面、四周側面は｛１１
０｝面に設定されている。上記溝型キャパシタは、その
四周内面が｛１００｝面からなる四角柱状の溝に形成さ
れている。
【００３２】この発明に従った半導体装置は、さらに他
の局面では、直方体をなす第１導電型の半導体チップ
と、この半導体チップの主表面上に形成されたＭＯＳ型
電界効果トランジスタおよび溝型キャパシタとを備えて
いる。上記半導体チップの主表面は｛１００｝面、四周
側面は｛１１０｝面から形成されている。上記ＭＯＳ型
電界効果トランジスタは、上記半導体チップの四周側面
に平行または直角方向に延びるゲート電極と、このゲー
ト電極と直交する方向に延びる活性領域を含んでいる。
上記溝型キャパシタは、その四周側面が｛１００｝面か
らなる四角柱状の溝に形成されている。
の局面では、直方体をなす第１導電型の半導体チップ
と、この半導体チップの主表面上に形成されたＭＯＳ型
電界効果トランジスタおよび溝型キャパシタとを備えて
いる。上記半導体チップの主表面は｛１００｝面、四周
側面は｛１１０｝面から形成されている。上記ＭＯＳ型
電界効果トランジスタは、上記半導体チップの四周側面
に平行または直角方向に延びるゲート電極と、このゲー
ト電極と直交する方向に延びる活性領域を含んでいる。
上記溝型キャパシタは、その四周側面が｛１００｝面か
らなる四角柱状の溝に形成されている。
【００３３】この発明に従った半導体装置は、さらに他
の局面では、主表面が｛１００｝面、四周側面が｛１１
０｝面を有する半導体チップである。この半導体チップ
上に溝型キャパシタが形成されている。この溝型キャパ
シタは、四周内面が｛１００｝面に設定された溝を有
し、上記半導体チップの｛１１１｝面と上記主表面の交
差線は上記半導体チップの主表面に平行または垂直に存
在している。
の局面では、主表面が｛１００｝面、四周側面が｛１１
０｝面を有する半導体チップである。この半導体チップ
上に溝型キャパシタが形成されている。この溝型キャパ
シタは、四周内面が｛１００｝面に設定された溝を有
し、上記半導体チップの｛１１１｝面と上記主表面の交
差線は上記半導体チップの主表面に平行または垂直に存
在している。
【００３４】この発明に従った半導体装置は、さらに他
の局面では、主表面と、四周側面と、主表面から基板の
深さ方向に形成され、かつ、四周内面を有する溝とを有
する半導体基板と、上記溝の内面に沿う半導体基板の領
域をチャネル領域とするように形成された１対の不純物
領域と、上記チャネル領域上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜上であって上記溝の内面に形成さ
れたゲート電極とを有するＭＯＳ電界効果トランジスタ
とを備えている。上記主表面は｛１００｝面、四周側面
は｛１１０｝面、上記四周内面は｛１００｝面から形成
されている。
の局面では、主表面と、四周側面と、主表面から基板の
深さ方向に形成され、かつ、四周内面を有する溝とを有
する半導体基板と、上記溝の内面に沿う半導体基板の領
域をチャネル領域とするように形成された１対の不純物
領域と、上記チャネル領域上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜上であって上記溝の内面に形成さ
れたゲート電極とを有するＭＯＳ電界効果トランジスタ
とを備えている。上記主表面は｛１００｝面、四周側面
は｛１１０｝面、上記四周内面は｛１００｝面から形成
されている。
【００３５】この発明に従った半導体装置の製造方法
は、１つの局面では、まず、主表面が｛１１０｝面を有
する半導体ウェハにその四周内面が｛１００｝面に設定
された溝が形成される。この溝の少なくとも１つの内面
に沿って第１導電層が形成される。この第１導電層の少
なくとも１つの内面上に絶縁層が形成される。この絶縁
層の上面に第２の導電層が形成される。上記主表面と上
記半導体ウェハの｛１１１｝面の交差線の方向に沿って
上記半導体ウェハをダイシングし、その四周側面が｛１
１０｝を有する半導体チップが形成される。
は、１つの局面では、まず、主表面が｛１１０｝面を有
する半導体ウェハにその四周内面が｛１００｝面に設定
された溝が形成される。この溝の少なくとも１つの内面
に沿って第１導電層が形成される。この第１導電層の少
なくとも１つの内面上に絶縁層が形成される。この絶縁
層の上面に第２の導電層が形成される。上記主表面と上
記半導体ウェハの｛１１１｝面の交差線の方向に沿って
上記半導体ウェハをダイシングし、その四周側面が｛１
１０｝を有する半導体チップが形成される。
【００３６】この発明に従った半導体装置の製造方法
は、他の局面では、第１導電型の半導体ウェハを所定の
面方位に設定し、半導体ウェハにＭＯＳ電界効果トラン
ジスタおよび溝型キャパシタを有するメモリ素子を形成
し、上記半導体ウェハを主表面と四周側面を有する半導
体チップにダイシングする工程を備えている。上記半導
体ウェハの主表面に、その四周内面が｛１００｝面に設
定された溝が形成される。上記半導体ウェハの主表面に
ＭＯＳ電界効果トランジスタが形成される。上記溝の少
なくとも１つの内面に沿ってキャパシタが形成される。
上記半導体ウェハの｛１１１｝面と上記主表面との交差
線の方向に沿って上記半導体ウェハがダイシングされ
る。上記半導体ウェハの四周側面が｛１１０｝面を有す
る半導体チップに形成される。
は、他の局面では、第１導電型の半導体ウェハを所定の
面方位に設定し、半導体ウェハにＭＯＳ電界効果トラン
ジスタおよび溝型キャパシタを有するメモリ素子を形成
し、上記半導体ウェハを主表面と四周側面を有する半導
体チップにダイシングする工程を備えている。上記半導
体ウェハの主表面に、その四周内面が｛１００｝面に設
定された溝が形成される。上記半導体ウェハの主表面に
ＭＯＳ電界効果トランジスタが形成される。上記溝の少
なくとも１つの内面に沿ってキャパシタが形成される。
上記半導体ウェハの｛１１１｝面と上記主表面との交差
線の方向に沿って上記半導体ウェハがダイシングされ
る。上記半導体ウェハの四周側面が｛１１０｝面を有す
る半導体チップに形成される。
【００３７】この発明に従った半導体装置の製造方法
は、さらに他の局面では、まず、｛１００｝面の主表面
を有する半導体ウェハ上にＭＯＳ電界効果トランジスタ
を備えた半導体装置を製造する方法であって、上記半導
体ウェハの主表面にその四周内面が｛１００｝面に設定
された溝が形成される。この溝の内面に不純物をイオン
注入してソース／ドレイン領域が形成される。上記溝の
内面上に熱酸化によってゲート絶縁膜が形成される。上
記溝内で上記ゲート絶縁膜上にゲート電極が形成され
る。上記半導体ウェハの｛１１１｝面の交差線の方向に
上記半導体ウェハがダイシングされる。上記四周側面が
｛１１０｝面を有する半導体チップに形成される。
は、さらに他の局面では、まず、｛１００｝面の主表面
を有する半導体ウェハ上にＭＯＳ電界効果トランジスタ
を備えた半導体装置を製造する方法であって、上記半導
体ウェハの主表面にその四周内面が｛１００｝面に設定
された溝が形成される。この溝の内面に不純物をイオン
注入してソース／ドレイン領域が形成される。上記溝の
内面上に熱酸化によってゲート絶縁膜が形成される。上
記溝内で上記ゲート絶縁膜上にゲート電極が形成され
る。上記半導体ウェハの｛１１１｝面の交差線の方向に
上記半導体ウェハがダイシングされる。上記四周側面が
｛１１０｝面を有する半導体チップに形成される。
【００３８】この発明に従った半導体装置の製造方法
は、さらに他の局面では、半導体ウェハを所定の面方位
に設定し、この半導体ウェハにＭＯＳ型電界効果トラン
ジスタおよび溝型キャパシタを有するメモリセルを含む
回路素子をパターニングし、上記半導体ウェハを直方体
の半導体チップに切断する工程を備えた半導体装置の製
造方法であって、上記半導体ウェハの主表面を｛１０
０｝面に設定する。オリエンテーションフラットを｛１
１０｝面に設定する。上記ＭＯＳ型電界効果トランジス
タを構成するゲート電極およびこのゲート電極の長手方
向に直交して延びる活性領域が、上記ダイシング方向に
平行または直交して延びるようにパターニングされる。
上記溝型キャパシタの各辺が上記ダイシング方向に４５
°の角度をなす長方形の水平断面を有する四角柱状にな
るようにパターニングされる。上記半導体チップの四周
側面がすべて｛１１０｝面となるように上記オリエンテ
ーションフラットに垂直および平行な方向にダイシング
される。
は、さらに他の局面では、半導体ウェハを所定の面方位
に設定し、この半導体ウェハにＭＯＳ型電界効果トラン
ジスタおよび溝型キャパシタを有するメモリセルを含む
回路素子をパターニングし、上記半導体ウェハを直方体
の半導体チップに切断する工程を備えた半導体装置の製
造方法であって、上記半導体ウェハの主表面を｛１０
０｝面に設定する。オリエンテーションフラットを｛１
１０｝面に設定する。上記ＭＯＳ型電界効果トランジス
タを構成するゲート電極およびこのゲート電極の長手方
向に直交して延びる活性領域が、上記ダイシング方向に
平行または直交して延びるようにパターニングされる。
上記溝型キャパシタの各辺が上記ダイシング方向に４５
°の角度をなす長方形の水平断面を有する四角柱状にな
るようにパターニングされる。上記半導体チップの四周
側面がすべて｛１１０｝面となるように上記オリエンテ
ーションフラットに垂直および平行な方向にダイシング
される。
【００３９】
【作用】この発明において、半導体チップの主表面は
｛１００｝面、四周側面は｛１１０｝面からなる。四周
内面を有する溝は、ダイシング方向に４５°の角度をな
す長方形の水平断面を有する四角柱状にパターニングさ
れる。これにより、この半導体チップ上に形成される溝
は、その四周内面が｛１００｝面に設定される。また、
主表面が｛１００｝面、オリエンテーションフラットが
｛１１０｝面である半導体ウェハを用い、オリエンテー
ションフラットに垂直または平行な方向にダイシングし
た場合、半導体上の｛１１１｝面と半導体ウェハの主表
面との交差線がダイシング方向と平行または垂直な関係
になる。
｛１００｝面、四周側面は｛１１０｝面からなる。四周
内面を有する溝は、ダイシング方向に４５°の角度をな
す長方形の水平断面を有する四角柱状にパターニングさ
れる。これにより、この半導体チップ上に形成される溝
は、その四周内面が｛１００｝面に設定される。また、
主表面が｛１００｝面、オリエンテーションフラットが
｛１１０｝面である半導体ウェハを用い、オリエンテー
ションフラットに垂直または平行な方向にダイシングし
た場合、半導体上の｛１１１｝面と半導体ウェハの主表
面との交差線がダイシング方向と平行または垂直な関係
になる。
【００４０】また、ダイシング方向をオリエンテーショ
ンフラット面に直交する方向および平行な方向に維持
し、溝の四周内面の面方位を｛１００｝面とすることに
より、すべての回路素子をオリエンテーションフラット
に対し４５°傾けることによる回路素子の集積度の低下
や、また半導体チップ全体をオリエンテーションフラッ
トに対し４５°傾けて形成して、ダイシングラインをオ
リエンテーションフラットに対し４５°傾けた場合の作
業性の悪化などを防止することができる。
ンフラット面に直交する方向および平行な方向に維持
し、溝の四周内面の面方位を｛１００｝面とすることに
より、すべての回路素子をオリエンテーションフラット
に対し４５°傾けることによる回路素子の集積度の低下
や、また半導体チップ全体をオリエンテーションフラッ
トに対し４５°傾けて形成して、ダイシングラインをオ
リエンテーションフラットに対し４５°傾けた場合の作
業性の悪化などを防止することができる。
【００４１】
【実施例】以下、この発明に基づいた半導体装置の実施
例について、特にＤＲＡＭに適用した場合の一実施例に
ついて、図１ないし図９を参照して説明する。
例について、特にＤＲＡＭに適用した場合の一実施例に
ついて、図１ないし図９を参照して説明する。
【００４２】まず、図１を参照して、単結晶よりなる直
方体の半導体チップ３上にメモリセル５が形成されてい
る。なお、図１においては、メモリセル５は便宜上１個
しか書かれていないが、実際は複数個形成されている。
方体の半導体チップ３上にメモリセル５が形成されてい
る。なお、図１においては、メモリセル５は便宜上１個
しか書かれていないが、実際は複数個形成されている。
【００４３】次に、図２および図３を参照して、メモリ
セル５の構造を説明する。図２はメモリセル５の平面図
である。図３は図２中Ｘ−Ｘ線矢視断面図である。
セル５の構造を説明する。図２はメモリセル５の平面図
である。図３は図２中Ｘ−Ｘ線矢視断面図である。
【００４４】半導体チップの主表面上には、半導体チッ
プ３の四周側面３ｂ、３ｃ、３ｄ、３ｅに平行または垂
直方向に延びるゲート電極６ａが形成されている。この
ゲート電極６ａと直交する方向に、活性領域６ｂが形成
されている。この活性領域６ｂの上面には、ビット線６
ｃが配線されている。
プ３の四周側面３ｂ、３ｃ、３ｄ、３ｅに平行または垂
直方向に延びるゲート電極６ａが形成されている。この
ゲート電極６ａと直交する方向に、活性領域６ｂが形成
されている。この活性領域６ｂの上面には、ビット線６
ｃが配線されている。
【００４５】このビット線６ｃと交差するゲート電極６
ａ直下の活性領域６ｂには、ｎ型の不純物からなるソー
ス領域１３とドレイン領域１４が形成されている。上記
ゲート電極６ａ、酸化膜７ｇおよびソース領域１３、ド
レイン領域１４によりＭＯＳ型電界効果トランジスタ６
が形成されている。また、活性領域６ｂには、四角柱状
の溝７ａが形成されている。この溝７ａの四周内面は、
半導体チップ３の四周側面と４５°の傾きをなしてい
る。この溝７ａの内面から所定深さのｎ型の不純物から
なる導電層７ｆが形成されている。この導電層７ｆの上
面には酸化膜７ｇが形成されている。さらに溝７ａの内
面には、この酸化膜７ｇを介して多結晶シリコン７ｈが
充填されている。上記導電層７ｆと酸化膜７ｇおよび多
結晶シリコン７ｈにより溝型キャパシタ７を形成してい
る。また、上記ドレイン領域１４と、導電層７ｆが電気
的に接続されている。これにより上記ＭＯＳ型電界効果
トランジスタ６および上記溝型キャパシタ７が、いわゆ
る１トランジスタ１キャパシタ型のメモリセルを構成す
る。また、半導体基板４の主表面上には、ビット線６ｃ
と基板との接続のためのコンタクトホール９も設けられ
ている。
ａ直下の活性領域６ｂには、ｎ型の不純物からなるソー
ス領域１３とドレイン領域１４が形成されている。上記
ゲート電極６ａ、酸化膜７ｇおよびソース領域１３、ド
レイン領域１４によりＭＯＳ型電界効果トランジスタ６
が形成されている。また、活性領域６ｂには、四角柱状
の溝７ａが形成されている。この溝７ａの四周内面は、
半導体チップ３の四周側面と４５°の傾きをなしてい
る。この溝７ａの内面から所定深さのｎ型の不純物から
なる導電層７ｆが形成されている。この導電層７ｆの上
面には酸化膜７ｇが形成されている。さらに溝７ａの内
面には、この酸化膜７ｇを介して多結晶シリコン７ｈが
充填されている。上記導電層７ｆと酸化膜７ｇおよび多
結晶シリコン７ｈにより溝型キャパシタ７を形成してい
る。また、上記ドレイン領域１４と、導電層７ｆが電気
的に接続されている。これにより上記ＭＯＳ型電界効果
トランジスタ６および上記溝型キャパシタ７が、いわゆ
る１トランジスタ１キャパシタ型のメモリセルを構成す
る。また、半導体基板４の主表面上には、ビット線６ｃ
と基板との接続のためのコンタクトホール９も設けられ
ている。
【００４６】ここで、上記メモリセル５が複数個形成さ
れた半導体チップ３は、図４に示すようにシリコンウェ
ハ１をダイシングして形成されている。本実施例におい
ては、上記シリコンウェハ１の面方位は、主表面１ａが
｛１００｝面、オリエンテーションフラット１ｂが｛１
１０｝面よりなる。シリコンウェハ１のダイシング方向
は、オリエンテーションフラット１ｂに対し平行なライ
ン２ａおよび垂直なライン２ｂによりダイシングが行な
われる。これにより、図５を参照して、半導体チップ３
の四周側面３ａ、３ｂ、３ｃ、３ｄはすべて｛１１０｝
面の面方位となる。また、図６を参照して、メモリセル
５に形成される溝の四周内面７ａ、７ｂ、７ｃ、７ｄお
よび底面７ｅの面方位は、すべて｛１００｝面に設定さ
れることになり、すべての面の酸化膜の膜厚を等しく形
成することが可能となる。
れた半導体チップ３は、図４に示すようにシリコンウェ
ハ１をダイシングして形成されている。本実施例におい
ては、上記シリコンウェハ１の面方位は、主表面１ａが
｛１００｝面、オリエンテーションフラット１ｂが｛１
１０｝面よりなる。シリコンウェハ１のダイシング方向
は、オリエンテーションフラット１ｂに対し平行なライ
ン２ａおよび垂直なライン２ｂによりダイシングが行な
われる。これにより、図５を参照して、半導体チップ３
の四周側面３ａ、３ｂ、３ｃ、３ｄはすべて｛１１０｝
面の面方位となる。また、図６を参照して、メモリセル
５に形成される溝の四周内面７ａ、７ｂ、７ｃ、７ｄお
よび底面７ｅの面方位は、すべて｛１００｝面に設定さ
れることになり、すべての面の酸化膜の膜厚を等しく形
成することが可能となる。
【００４７】一方、上記シリコンウェハの割れの特性に
ついて、図７ないし図９を参照して説明する。シリコン
ウェハ１の面方位の位置関係は、図７に示すように２６
面体のモデルで表わすことができる。結晶面の特性とし
て、｛１１１｝面方位が最も欠陥・ストレスが発生しや
すいことは既に知られている。主表面１ａが｛１００｝
面、オリエンテーションフラット１ｂが｛１１０｝面の
シリコンウェハ１の割れの特性は、図８および図９に示
すように、オリエンテーションフラット１ｂに対して平
行または垂直の方向に割れやすい。これは、主表面１ａ
が｛１００｝面で、オリエンテーションフラット１ｂが
｛１１０｝面のシリコンウェハ１の｛１１１｝面と主表
面１ａの交差線１１が、オリエンテーションフラット１
ｂに対し、平行または垂直な位置関係になるからであ
る。よって、シリコンウェハ１をダイシングにより半導
体チップに分離する場合、ダイシングラインと｛１１
１｝面と主表面の交差線が平行な位置関係となる。
ついて、図７ないし図９を参照して説明する。シリコン
ウェハ１の面方位の位置関係は、図７に示すように２６
面体のモデルで表わすことができる。結晶面の特性とし
て、｛１１１｝面方位が最も欠陥・ストレスが発生しや
すいことは既に知られている。主表面１ａが｛１００｝
面、オリエンテーションフラット１ｂが｛１１０｝面の
シリコンウェハ１の割れの特性は、図８および図９に示
すように、オリエンテーションフラット１ｂに対して平
行または垂直の方向に割れやすい。これは、主表面１ａ
が｛１００｝面で、オリエンテーションフラット１ｂが
｛１１０｝面のシリコンウェハ１の｛１１１｝面と主表
面１ａの交差線１１が、オリエンテーションフラット１
ｂに対し、平行または垂直な位置関係になるからであ
る。よって、シリコンウェハ１をダイシングにより半導
体チップに分離する場合、ダイシングラインと｛１１
１｝面と主表面の交差線が平行な位置関係となる。
【００４８】以上により、溝の四周内面および底面を主
表面と同一の｛１００｝面とすることにより、酸化膜の
膜厚の形成を均一にすることができる。また、ダイシン
グラインと｛１１１｝面と主表面の交差線が平行となる
ために、ダイシング時におけるチップ端部の欠けを防止
することが可能となる。
表面と同一の｛１００｝面とすることにより、酸化膜の
膜厚の形成を均一にすることができる。また、ダイシン
グラインと｛１１１｝面と主表面の交差線が平行となる
ために、ダイシング時におけるチップ端部の欠けを防止
することが可能となる。
【００４９】次に、上記構造よりなるメモリセル５の製
造方法について、図１０ないし図１８を参照して説明す
る。
造方法について、図１０ないし図１８を参照して説明す
る。
【００５０】まず図１１を参照して、メモリセル５が形
成されるシリコンウェハ（以下基板という）１の主表面
１ａを｛１００｝面に、オリエンテーションフラット１
ｂを｛１１０｝面に設定する。その後、基板１にＬＯＣ
ＯＳ法を用い選択酸化によってフィールド酸化膜８を形
成する。
成されるシリコンウェハ（以下基板という）１の主表面
１ａを｛１００｝面に、オリエンテーションフラット１
ｂを｛１１０｝面に設定する。その後、基板１にＬＯＣ
ＯＳ法を用い選択酸化によってフィールド酸化膜８を形
成する。
【００５１】次に、図１２を参照して、基板表面にレジ
スト膜１０を塗布し、図１０に示すオリエンテーション
フラット基準面に対し４５°傾いた四角形の穴を有する
レチクルマスク３０を用いて写真製版技術により、レジ
スト膜のパターニングを行なう。その後、異方性エッチ
ングにより溝の四周内面がオリエンテーションフラット
面に対し４５°傾いた四角柱状の溝７２を形成する。こ
れにより、溝７２の四周内面７２ａ、７２ｂ、７２ｃ、
７２ｄおよび底面７２ｅの面方位は｛１００｝面に設定
されることになる。
スト膜１０を塗布し、図１０に示すオリエンテーション
フラット基準面に対し４５°傾いた四角形の穴を有する
レチクルマスク３０を用いて写真製版技術により、レジ
スト膜のパターニングを行なう。その後、異方性エッチ
ングにより溝の四周内面がオリエンテーションフラット
面に対し４５°傾いた四角柱状の溝７２を形成する。こ
れにより、溝７２の四周内面７２ａ、７２ｂ、７２ｃ、
７２ｄおよび底面７２ｅの面方位は｛１００｝面に設定
されることになる。
【００５２】次に、図１３を参照して、上記レジスト膜
１０の溝７２に挟まれた部分のみを残して他のレジスト
膜１０を除去する。その後、斜め回転イオン注入法によ
りボロンなどを基板１に注入し基板表面、溝四周内面お
よび底面にｎ型の導電層７ｆを形成する。
１０の溝７２に挟まれた部分のみを残して他のレジスト
膜１０を除去する。その後、斜め回転イオン注入法によ
りボロンなどを基板１に注入し基板表面、溝四周内面お
よび底面にｎ型の導電層７ｆを形成する。
【００５３】次に、図１４を参照して、基板１の主表面
１ａおよび溝７２の四周内面７２ａ、７２ｂ、７２ｃ、
７２ｄと溝底面７２ｅに熱酸化法によりＳｉＯ2 よりな
る酸化膜７ｇを５０〜１００Å程度全面に形成する。こ
のとき主表面１ａ、溝７２の四周内面７２ａ、７２ｂ、
７２ｃ、７２ｄおよび底面７２ｅの面方位は上記のよう
にすべて｛１００｝面に設定されているために、すべて
均一な酸化膜を形成することができる。
１ａおよび溝７２の四周内面７２ａ、７２ｂ、７２ｃ、
７２ｄと溝底面７２ｅに熱酸化法によりＳｉＯ2 よりな
る酸化膜７ｇを５０〜１００Å程度全面に形成する。こ
のとき主表面１ａ、溝７２の四周内面７２ａ、７２ｂ、
７２ｃ、７２ｄおよび底面７２ｅの面方位は上記のよう
にすべて｛１００｝面に設定されているために、すべて
均一な酸化膜を形成することができる。
【００５４】次に、図１５を参照して、溝７２の内部お
よび基板表面全面にポリシリコン７ｈを堆積する。その
後、図１６を参照して、ＭＯＳ型電界効果トランジスタ
が形成される領域に堆積されたポリシリコン７ｈを除去
するために、所定の形状を有するするレジスト膜１２を
形成し、ポリシリコン７ｈを異方性エッチングにより除
去する。
よび基板表面全面にポリシリコン７ｈを堆積する。その
後、図１６を参照して、ＭＯＳ型電界効果トランジスタ
が形成される領域に堆積されたポリシリコン７ｈを除去
するために、所定の形状を有するするレジスト膜１２を
形成し、ポリシリコン７ｈを異方性エッチングにより除
去する。
【００５５】次に、図１７を参照して、ゲート電極６ａ
を形成した後、ボロンなどのｎ型の不純物を基板１注入
して、ｎ型の不純物拡散領域からなるソース領域１３お
よびドレイン領域１４を形成する。このとき導電層７５
とドレイン領域１４が電気的に接続される。
を形成した後、ボロンなどのｎ型の不純物を基板１注入
して、ｎ型の不純物拡散領域からなるソース領域１３お
よびドレイン領域１４を形成する。このとき導電層７５
とドレイン領域１４が電気的に接続される。
【００５６】次に、図１８を参照して、基板１表面にＳ
ｉＯ2 などよりなる層間絶縁膜１５を形成する。その後
上記ソース領域１３に通ずるコンタクトホール９を層間
絶縁膜１５に形成した後、基板１表面にポリサイドより
なるビット線６ｃをゲート電極６ａが延びる方向に直交
する方向に形成する。上記により、本実施例における半
導体装置が完成する。
ｉＯ2 などよりなる層間絶縁膜１５を形成する。その後
上記ソース領域１３に通ずるコンタクトホール９を層間
絶縁膜１５に形成した後、基板１表面にポリサイドより
なるビット線６ｃをゲート電極６ａが延びる方向に直交
する方向に形成する。上記により、本実施例における半
導体装置が完成する。
【００５７】上記実施例において、半導体ウェハに単結
晶シリコンを用いたが、これに限られることなく、エピ
タキシャル成長により形成したシリコンを用いても同様
の効果が得られる。また、ガリウム・砒素（ＧａＡ
ｓ）、インジウム・リン（ＩｎＰ）、シリコン・ゲルマ
ニウム（Ｇｅ／Ｓｉ）などを含む化合物半導体において
も同様の効果が得られる。
晶シリコンを用いたが、これに限られることなく、エピ
タキシャル成長により形成したシリコンを用いても同様
の効果が得られる。また、ガリウム・砒素（ＧａＡ
ｓ）、インジウム・リン（ＩｎＰ）、シリコン・ゲルマ
ニウム（Ｇｅ／Ｓｉ）などを含む化合物半導体において
も同様の効果が得られる。
【００５８】また一方、溝型キャパシタ７内部に形成さ
れる酸化膜７ｇは、酸化膜と窒化膜とからなる複合膜を
用いても同様の効果を得ることができる。
れる酸化膜７ｇは、酸化膜と窒化膜とからなる複合膜を
用いても同様の効果を得ることができる。
【００５９】また、上記実施例においては、キャパシタ
の下部電極としてｎ型の導電層７ｆを設けているが、図
１９に示すように、ｐ型半導体基板を用いることで、ｎ
型半導体装置７ｆを不要とし、このｐ型半導体基板を用
いてキャパシタの下部電極とすることができる。
の下部電極としてｎ型の導電層７ｆを設けているが、図
１９に示すように、ｐ型半導体基板を用いることで、ｎ
型半導体装置７ｆを不要とし、このｐ型半導体基板を用
いてキャパシタの下部電極とすることができる。
【００６０】次に、この発明に従ったＤＲＡＭメモリセ
ルの他の実施例について説明する。図２０を参照して、
主表面が｛１００｝面、オリエンテーションフラットが
｛１１０｝面のＰ型シリコンウェハをダイシングにより
切出した、主表面が｛１００｝面、四周側面が｛１１
０｝面の半導体チップ１６の主表面１６ａにメモリセル
１７が複数個形成されている。
ルの他の実施例について説明する。図２０を参照して、
主表面が｛１００｝面、オリエンテーションフラットが
｛１１０｝面のＰ型シリコンウェハをダイシングにより
切出した、主表面が｛１００｝面、四周側面が｛１１
０｝面の半導体チップ１６の主表面１６ａにメモリセル
１７が複数個形成されている。
【００６１】図２１は、メモリセル１７の平面図であ
る。図２２は図２１中Ｙ−Ｙ線矢視断面図である。
る。図２２は図２１中Ｙ−Ｙ線矢視断面図である。
【００６２】図２１を参照して、ｐ型の半導体基板２１
の上に、その四周側面に平行または垂直な方向にｎ+ 不
純物領域からなるビット線１９が複数本形成されてい
る。このビット線１９に対し垂直な方向にワード線１８
が複数本形成されている。上記ビット線１９とワード線
１８の交点に、四周内面が上記ビット線やワード線方向
に対して４５°の角度をなした溝２０が形成されてい
る。
の上に、その四周側面に平行または垂直な方向にｎ+ 不
純物領域からなるビット線１９が複数本形成されてい
る。このビット線１９に対し垂直な方向にワード線１８
が複数本形成されている。上記ビット線１９とワード線
１８の交点に、四周内面が上記ビット線やワード線方向
に対して４５°の角度をなした溝２０が形成されてい
る。
【００６３】次に、図２２を参照して、ｐ型の半導体基
板２１の主表面上で分離酸化膜２５によって素子分離さ
れたメモリセル１７が形成されている。このメモリセル
１７は、ｎチャネルＭＯＳ型電界効果トランジスタと溝
型キャパシタとから構成されている。
板２１の主表面上で分離酸化膜２５によって素子分離さ
れたメモリセル１７が形成されている。このメモリセル
１７は、ｎチャネルＭＯＳ型電界効果トランジスタと溝
型キャパシタとから構成されている。
【００６４】ｎチャネルＭＯＳ型電界効果トランジスタ
は、ドレイン／ソース領域を構成するｎ+ 不純物領域１
９、２６と、それらの間に設けられたチャネル領域１０
５と、チャネル領域１０５の上にゲート酸化膜２４を介
在させて形成されたゲート電極１８とを有している。こ
のチャネル領域１０５は、ｐ型の半導体基板２１の主表
面上に形成された溝の側壁部に沿うゲート酸化膜２４の
下部に存在している。
は、ドレイン／ソース領域を構成するｎ+ 不純物領域１
９、２６と、それらの間に設けられたチャネル領域１０
５と、チャネル領域１０５の上にゲート酸化膜２４を介
在させて形成されたゲート電極１８とを有している。こ
のチャネル領域１０５は、ｐ型の半導体基板２１の主表
面上に形成された溝の側壁部に沿うゲート酸化膜２４の
下部に存在している。
【００６５】キャパシタは、ｎチャネルＭＯＳ型電界効
果トランジスタを構成するｎ+ 不純物領域２６に接続す
るように形成されたキャパシタ電極２３と、キャパシタ
酸化膜２２と、ｐ型の半導体基板２１とからなる。
果トランジスタを構成するｎ+ 不純物領域２６に接続す
るように形成されたキャパシタ電極２３と、キャパシタ
酸化膜２２と、ｐ型の半導体基板２１とからなる。
【００６６】このキャパシタ電極２３は、ｐ型シリコン
基板２１に形成されたトレンチ内に埋め込まれたポリシ
リコン層からなる。また、ｎ+ 不純物領域２６はキャパ
シタ電極２３の周囲上において全周に設けられている。
ｎチャネルＭＯＳ型電界効果トランジスタを構成するゲ
ート電極１８は、ｎ+ポリシリコン層からなり、ワード
線を兼ねている。これにより、キャパシタ用に設けられ
た溝の側壁部に縦方のｎチャネルＭＯＳ型電界効果トラ
ンジスタが形成されている。
基板２１に形成されたトレンチ内に埋め込まれたポリシ
リコン層からなる。また、ｎ+ 不純物領域２６はキャパ
シタ電極２３の周囲上において全周に設けられている。
ｎチャネルＭＯＳ型電界効果トランジスタを構成するゲ
ート電極１８は、ｎ+ポリシリコン層からなり、ワード
線を兼ねている。これにより、キャパシタ用に設けられ
た溝の側壁部に縦方のｎチャネルＭＯＳ型電界効果トラ
ンジスタが形成されている。
【００６７】次に、この実施例に従ったＤＲＡＭのメモ
リセルの製造方法について説明する。図２３〜図３４
は、図２２に示された断面構造に従ってこの発明のメモ
リセルの製造方法を工程順に示す断面図である。
リセルの製造方法について説明する。図２３〜図３４
は、図２２に示された断面構造に従ってこの発明のメモ
リセルの製造方法を工程順に示す断面図である。
【００６８】図２３を参照して、ｐ型の半導体基板２１
の主表面にＬＯＣＯＳ法を用いて分離酸化膜２５を形成
する。次に、図２４を参照して、基板２１の表面にレジ
スト膜２７を塗布する。その後、オリエンテーションフ
ラット基準面に対し４５°傾いた四角形の穴を複数個有
するするレチクルマスク（図１０参照）を用いて、写真
製版技術によりレジスト膜のパターニングを行なう。さ
らにその後、異方性エッチングにより、溝の側面がオリ
エンテーションフラット面に対し４５°傾いた四角柱状
の溝２０を形成する。これにより、溝の四周内面および
底面の面方位は｛１００｝面に設定される。
の主表面にＬＯＣＯＳ法を用いて分離酸化膜２５を形成
する。次に、図２４を参照して、基板２１の表面にレジ
スト膜２７を塗布する。その後、オリエンテーションフ
ラット基準面に対し４５°傾いた四角形の穴を複数個有
するするレチクルマスク（図１０参照）を用いて、写真
製版技術によりレジスト膜のパターニングを行なう。さ
らにその後、異方性エッチングにより、溝の側面がオリ
エンテーションフラット面に対し４５°傾いた四角柱状
の溝２０を形成する。これにより、溝の四周内面および
底面の面方位は｛１００｝面に設定される。
【００６９】次に、図２５を参照して、溝２０の内面お
よび基板表面全面に熱酸化法によって厚さ約５０〜１０
０Åの酸化膜２２を形成する。このとき溝の四周内面お
よび底面は｛１００｝面に設定されているため、均一な
酸化膜を形成することができる。
よび基板表面全面に熱酸化法によって厚さ約５０〜１０
０Åの酸化膜２２を形成する。このとき溝の四周内面お
よび底面は｛１００｝面に設定されているため、均一な
酸化膜を形成することができる。
【００７０】次に、図２６を参照して、溝２０の内面お
よび主表面全面にレジスト２８を覆う。次に、図２７を
参照して、上記レジスト膜２８をエッチバック法によ
り、溝２０内にレジスト２８を所定の深さだけ残す。
よび主表面全面にレジスト２８を覆う。次に、図２７を
参照して、上記レジスト膜２８をエッチバック法によ
り、溝２０内にレジスト２８を所定の深さだけ残す。
【００７１】次に、図２８を参照して、溝２０内に残さ
れたレジスト２８をマスクとして、酸化膜２２を選択的
に除去し、キャパシタのキャパシタ絶縁膜となる酸化膜
２２を溝２０の底部に形成する。
れたレジスト２８をマスクとして、酸化膜２２を選択的
に除去し、キャパシタのキャパシタ絶縁膜となる酸化膜
２２を溝２０の底部に形成する。
【００７２】次に、図２９を参照して、溝内部および基
板表面全面にｎ+ポリシリコン２３を堆積する。次に図
３０を参照して、ｎ+ ポリシリコン２３の上面にレジス
ト膜（図示せず）を塗布し、エッチバック法によってｎ
+ ポリシリコン２３をエッチバックし、溝２０内に所定
の深さまでｎ+ ポリシリコン２３を残す。このポリシリ
コン２３は、キャパシタのキャパシタ電極となる。
板表面全面にｎ+ポリシリコン２３を堆積する。次に図
３０を参照して、ｎ+ ポリシリコン２３の上面にレジス
ト膜（図示せず）を塗布し、エッチバック法によってｎ
+ ポリシリコン２３をエッチバックし、溝２０内に所定
の深さまでｎ+ ポリシリコン２３を残す。このポリシリ
コン２３は、キャパシタのキャパシタ電極となる。
【００７３】次に、図３１を参照して、上記ｎ+ ポリシ
リコン２３にアニール処理を施すことにより、ｎ+ ポリ
シリコン層２３内の不純物がシリコン基板２１の内部に
拡散し、ｎ+ 不純物領域２６が形成される。
リコン２３にアニール処理を施すことにより、ｎ+ ポリ
シリコン層２３内の不純物がシリコン基板２１の内部に
拡散し、ｎ+ 不純物領域２６が形成される。
【００７４】次に、図３２を参照して、基板表面にリン
（Ｐ）などのｎ型不純物をイオン注入し、熱拡散するこ
とにより、ビット線となるｎ+ 不純物領域１９を形成す
る。
（Ｐ）などのｎ型不純物をイオン注入し、熱拡散するこ
とにより、ビット線となるｎ+ 不純物領域１９を形成す
る。
【００７５】次に、図３３を参照して、溝内部のｎ+ ポ
リシリコン２３および溝の四周内面および基板表面全面
にＣＶＤ法によりゲート絶縁膜２４を形成する。このと
きも、溝の四周内面および基板表面は｛１００｝面に設
定されているため、均一な酸化膜を形成することができ
る。
リシリコン２３および溝の四周内面および基板表面全面
にＣＶＤ法によりゲート絶縁膜２４を形成する。このと
きも、溝の四周内面および基板表面は｛１００｝面に設
定されているため、均一な酸化膜を形成することができ
る。
【００７６】次に、図３４を参照して、溝内部および基
板表面に、ポリシリコンなどよりなるワード線１８を形
成する。以上により、この発明に従ったＤＲＡＭのメモ
リセルが完成する。
板表面に、ポリシリコンなどよりなるワード線１８を形
成する。以上により、この発明に従ったＤＲＡＭのメモ
リセルが完成する。
【００７７】以上のようにして、基板に設けられた溝の
四周内面の面方位を｛１００｝面とすることにより、主
表面と溝内面の酸化膜の形成を均一にすることが可能と
なる。さらに溝側面にＭＯＳ型電界効果トランジスタを
形成することが可能となり、メモリセルの微細化、ＤＲ
ＡＭの高密度化を図ることが可能となる。
四周内面の面方位を｛１００｝面とすることにより、主
表面と溝内面の酸化膜の形成を均一にすることが可能と
なる。さらに溝側面にＭＯＳ型電界効果トランジスタを
形成することが可能となり、メモリセルの微細化、ＤＲ
ＡＭの高密度化を図ることが可能となる。
【００７８】次に、この発明に従ったＤＲＡＭメモリセ
ルのさらに他の実施例について説明する。
ルのさらに他の実施例について説明する。
【００７９】図３５を参照して、この実施例におけるＤ
ＲＡＭは先に説明したＤＲＡＭの実施例と比較して、ｎ
チャネルＭＯＳ型電界効果トランジスタを構成するチャ
ネル領域１０５が基板表面から溝の側壁にかけて形成さ
れている。
ＲＡＭは先に説明したＤＲＡＭの実施例と比較して、ｎ
チャネルＭＯＳ型電界効果トランジスタを構成するチャ
ネル領域１０５が基板表面から溝の側壁にかけて形成さ
れている。
【００８０】このように、基板表面が｛１００｝面、溝
内面が｛１００｝面に設定されているため、ｎチャネル
ＭＯＳ型電界効果トランジスタを基板表面から溝内面に
またがるように形成しても、上記と同様の作用効果を得
ることができる。
内面が｛１００｝面に設定されているため、ｎチャネル
ＭＯＳ型電界効果トランジスタを基板表面から溝内面に
またがるように形成しても、上記と同様の作用効果を得
ることができる。
【００８１】
【発明の効果】以上のように、この発明によれば、主表
面が｛１００｝面、オリエンテーションフラット｛１１
０｝面を有するシリコンウェハを用い、半導体チップの
四周側面が｛１１０｝面、半導体チップ内に形成される
溝型キャパシタの四周内面を｛１００｝面とすること
で、溝型キャパシタの各辺に形成される酸化膜厚を等し
く形成でき、溝型キャパシタの素子の設計製造を容易化
し、素子特性の均一化安定化を図ることを可能としてい
る。
面が｛１００｝面、オリエンテーションフラット｛１１
０｝面を有するシリコンウェハを用い、半導体チップの
四周側面が｛１１０｝面、半導体チップ内に形成される
溝型キャパシタの四周内面を｛１００｝面とすること
で、溝型キャパシタの各辺に形成される酸化膜厚を等し
く形成でき、溝型キャパシタの素子の設計製造を容易化
し、素子特性の均一化安定化を図ることを可能としてい
る。
【００８２】また、シリコンウェハをダイシングにより
半導体チップに分離する場合、ダイシングラインとシリ
コンウェハの｛１１１｝面と主表面の交差線が平行な位
置関係となるため、ダイシング時におけるチップ端部の
欠けを防止し、また、熱処理などのプロセス処理時のス
トレスによるチップへの亀裂の発生を未然に防止するこ
とを可能としている。上記により、半導体チップのコス
トダウンを招来し、半導体装置の機能の信頼性の向上を
図ることが可能となる。
半導体チップに分離する場合、ダイシングラインとシリ
コンウェハの｛１１１｝面と主表面の交差線が平行な位
置関係となるため、ダイシング時におけるチップ端部の
欠けを防止し、また、熱処理などのプロセス処理時のス
トレスによるチップへの亀裂の発生を未然に防止するこ
とを可能としている。上記により、半導体チップのコス
トダウンを招来し、半導体装置の機能の信頼性の向上を
図ることが可能となる。
【図１】この発明に従ったメモリセルの平面的な配置を
示す図である。
示す図である。
【図２】この発明に基づいたメモリセルの平面的な配置
を示す部分平面図である。
を示す部分平面図である。
【図３】図１中Ｘ−Ｘ線における断面構造図である。
【図４】この発明に従ったシリコンウェハの斜視図であ
る。
る。
【図５】この発明に従った半導体チップの四周側面の面
方位の関係を示す図である。
方位の関係を示す図である。
【図６】この発明に基づいた溝型キャパシタの四周内面
の面方位の関係を示す図である。
の面方位の関係を示す図である。
【図７】この発明に従ったシリコンウェハの面方位の関
係を示すモデルの図である。
係を示すモデルの図である。
【図８】この発明に従ったシリコンウェハの割れの特性
を示す図である。
を示す図である。
【図９】この発明に従ったシリコンウェハの割れの状態
を示す図である。
を示す図である。
【図１０】この発明に従ったレチクルマスクの詳細図で
ある。
ある。
【図１１】この発明に従ったメモリセルの製造方法の第
１実施例の第１工程を示す断面図である。
１実施例の第１工程を示す断面図である。
【図１２】この発明に従ったメモリセルの製造方法の第
１実施例の第２工程を示す断面図である。
１実施例の第２工程を示す断面図である。
【図１３】この発明に従ったメモリセルの製造方法の第
１実施例の第３工程を示す断面図である。
１実施例の第３工程を示す断面図である。
【図１４】この発明に従ったメモリセルの製造方法の第
１実施例の第４工程を示す断面図である。
１実施例の第４工程を示す断面図である。
【図１５】この発明に従ったメモリセルの製造方法の第
１実施例の第５工程を示す断面図である。
１実施例の第５工程を示す断面図である。
【図１６】この発明に従ったメモリセルの製造方法の第
１実施例の第６工程を示す断面図である。
１実施例の第６工程を示す断面図である。
【図１７】この発明に従ったメモリセルの製造方法の第
１実施例の第７工程を示す断面図である。
１実施例の第７工程を示す断面図である。
【図１８】この発明に従ったメモリセルの製造方法の第
１実施例の第８工程を示す断面図である。
１実施例の第８工程を示す断面図である。
【図１９】この発明に違ったメモリセルの他の実施例に
おける断面構造図である。
おける断面構造図である。
【図２０】この発明に従ったメモリセルの他の実施例に
おける平面的な配置を示す平面図である。
おける平面的な配置を示す平面図である。
【図２１】この発明に従ったメモリセルの他の実施例に
おける平面的な配置を示す部分平面図である。
おける平面的な配置を示す部分平面図である。
【図２２】図２１中Ｙ−Ｙ線矢視断面図である。
【図２３】この発明に従ったメモリセルの製造方法の他
の実施例における第１工程を示す断面図である。
の実施例における第１工程を示す断面図である。
【図２４】この発明に従ったメモリセルの製造方法の他
の実施例における第２工程を示す断面図である。
の実施例における第２工程を示す断面図である。
【図２５】この発明に従ったメモリセルの製造方法の他
の実施例における第３工程を示す断面図である。
の実施例における第３工程を示す断面図である。
【図２６】この発明に従ったメモリセルの製造方法の他
の実施例における第４工程を示す断面図である。
の実施例における第４工程を示す断面図である。
【図２７】この発明に従ったメモリセルの製造方法の他
の実施例における第５工程を示す断面図である。
の実施例における第５工程を示す断面図である。
【図２８】この発明に従ったメモリセルの製造方法の他
の実施例における第６工程を示す断面図である。
の実施例における第６工程を示す断面図である。
【図２９】この発明に従ったメモリセルの製造方法の他
の実施例における第７工程を示す断面図である。
の実施例における第７工程を示す断面図である。
【図３０】この発明に従ったメモリセルの製造方法の他
の実施例における第８工程を示す断面図である。
の実施例における第８工程を示す断面図である。
【図３１】この発明に従ったメモリセルの製造方法の他
の実施例における第９工程を示す断面図である。
の実施例における第９工程を示す断面図である。
【図３２】この発明に従ったメモリセルの製造方法の他
の実施例における第１０工程を示す断面図である。
の実施例における第１０工程を示す断面図である。
【図３３】この発明に従ったメモリセルの製造方法の他
の実施例における第１１工程を示す断面図である。
の実施例における第１１工程を示す断面図である。
【図３４】この発明に従ったメモリセルの製造方法の他
の実施例における第１２工程を示す断面図である。
の実施例における第１２工程を示す断面図である。
【図３５】この発明に従ったメモリセルのさらに他の実
施例における断面構造図である。
施例における断面構造図である。
【図３６】従来のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の全体構成を示すブロック図であ
る。
メモリ（ＤＲＡＭ）の全体構成を示すブロック図であ
る。
【図３７】図３６に示されたＤＲＡＭのセンスアンプお
よびメモリセルアレイの４ビット分のメモリセルを示す
等価回路図である。
よびメモリセルアレイの４ビット分のメモリセルを示す
等価回路図である。
【図３８】従来技術に基づいたシリコンウェハの全体斜
視図である。
視図である。
【図３９】従来技術に従ったメモリセルの平面的な配置
を示す平面図である。
を示す平面図である。
【図４０】従来技術に従ったメモリセルの平面的な配置
を示す部分平面図である。
を示す部分平面図である。
【図４１】図４０中Ｘ−Ｘ矢視断面図である。
【図４２】従来技術における溝型キャパシタの配置を示
す図である。
す図である。
【図４３】従来技術に基づいた半導体ウェハの全体斜視
図である。
図である。
【図４４】従来技術に従ったメモリセルの平面的な配置
を示す平面図である。
を示す平面図である。
【図４５】従来技術に従ったメモリセルの平面的な配置
を示す部分平面図である。
を示す部分平面図である。
【図４６】従来技術におけるシリコンウェハの面方位の
関係を示すモデルの図である。
関係を示すモデルの図である。
【図４７】従来技術におけるシリコンウェハの割れの特
性を示す図である。
性を示す図である。
【図４８】従来技術におけるシリコンウェハの割れの状
態を示す図である。
態を示す図である。
１，１６ 半導体ウェハ １ａ 主表面 １ｂ オリエンテーションフラット ２ａ，２ｂ ダイシングライン ３，１６ 半導体チップ ５，１７ メモリセル ６ 電界効果トランジスタ ６ａ，１８ ゲート電極 ６ｂ 活性領域 ６ｃ，１９ ビット線 ７，２０ 溝型キャパシタ ７ｇ キャパシタ酸化膜 ７ｈ キャパシタ電極 ８，１１ フィールド酸化膜 ９ コンタクトホール １１ 交差線 １３ ソース １４，２６ ドレイン １５ 層間絶縁膜 なお、図中同一符号は、同一または相当部分を示す。
Claims (9)
- 【請求項１】 主表面が｛１００｝面、四周側面が｛１
１０｝面を有する半導体基板を備え、 この半導体基板の｛１１１｝面と前記主表面の交差線
は、前記四周側面に平行または垂直に存在し、 前記半導体基板の主表面には、四周内面が｛１００｝面
に設定された溝が形成され、この溝の少なくとも１つの
内面に沿って形成された第１導電層と、 この第１導電層の少なくとも１つの内面上に形成された
絶縁層と、 この絶縁層の上面に形成された第２導電層と、 を備えた半導体装置。 - 【請求項２】 主表面と四周側面を有する半導体基板
と、 この半導体基板の主表面上に形成されたＭＯＳ型電界効
果トランジスタおよび溝型キャパシタと、 を備えた半導体装置であって、 前記半導体基板の主表面は｛１００｝面、四周側面は
｛１１０｝面からなり、 前記溝型キャパシタは、その四周内面が｛１００｝面か
らなる四角柱状の溝に形成された半導体装置。 - 【請求項３】 直方体をなす半導体チップと、 この半導体チップの主表面上に形成されたＭＯＳ型電界
効果トランジスタおよび溝型キャパシタと、 を備えた半導体装置であって、 前記半導体チップの主表面は｛１００｝面、四周側面は
｛１１０｝面からなり、 前記ＭＯＳ型電界効果トランジスタは、前記半導体チッ
プの四周側面に平行または直角方向に延びるゲート電極
と、このゲート電極と直交する方向に延びる活性領域を
含み、 前記溝型キャパシタは、その四周側面が｛１００｝面か
らなる四角柱状の溝に形成された半導体装置。 - 【請求項４】 主表面が｛１００｝面、四周側面が｛１
１０｝面を有する半導体チップであって、 この半導体チップ上に溝型キャパシタが形成され、この
溝型キャパシタは四周内面が｛１００｝面に設定された
溝を有し、 前記半導体チップの｛１１１｝面と前記主表面の交差線
は前記半導体チップの主表面に平行または垂直に存在す
る半導体装置。 - 【請求項５】 主表面と、四周側面と、前記主表面から
基板の深さ方向に形成され、かつ、四周内面を有する溝
とを有する半導体基板と、 前記溝の内面に沿う半導体基板の領域をチャネル領域と
するように形成された１対の不純物領域と、前記チャネ
ル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁
膜上であって、前記溝の内面に沿って形成されたゲート
電極とを有するＭＯＳ型電界効果トランジスタと、 を備え、 前記主表面は｛１００｝面、四周側面は｛１１０｝面、
四周内面は｛１００｝面からなる半導体装置。 - 【請求項６】 主表面が｛１１０｝面を有する半導体ウ
ェハに、その四周内面が｛１００｝面に設定された溝を
形成する工程と、 この溝の少なくとも１つの内面に沿って第１導電層を形
成する工程と、 この第１導電層の少なくとも１つの内面上に絶縁層を形
成する工程と、 この絶縁層の上面に第２導電層を形成する工程と、 前記主表面と前記半導体ウェハの｛１１１｝面の交差線
の方向に沿って前記半導体ウェハをダイシングし、その
四周側面が｛１１０｝面を有する半導体チップを形成す
る工程と、 を備えた半導体装置の製造方法。 - 【請求項７】 半導体ウェハを所定の面方位に設定する
面方位設定工程と、 前記半導体ウェハにＭＯＳ型電界効果トランジスタおよ
び溝型キャパシタを有するメモリ素子を形成する工程
と、 前記半導体ウェハを、主表面と四周側面を有する半導体
チップにダイシングする工程と、 を備えた半導体装置の製造方法であって、 前記半導体ウェハの主表面に、その四周内面が｛１０
０｝面に設定された溝を形成する工程と、 前記半導体ウェハの主表面にＭＯＳ電界効果トランジス
タを形成する工程と、 前記溝の少なくとも１つの内面に沿ってキャパシタを形
成する工程と、 前記半導体ウェハの｛１１１｝面と前記主表面との交差
線の方向に沿って前記半導体ウェハをダイシングし、そ
の四周側面が｛１１０｝面を有する半導体チップを製造
する工程と、 を備えた半導体装置の製造方法。 - 【請求項８】 ｛１００｝面の主表面を有する半導体ウ
ェハ上に、ＭＯＳ型電界効果トランジスタを備えた半導
体装置を製造する方法であって、 前記半導体ウェハの主表面にその四周内面が｛１００｝
面に設定された溝を形成する工程と、 前記溝の内面に不純物をイオン注入してソース／ドレイ
ン領域を形成する工程と前記溝の内面上に熱酸化によっ
てゲート絶縁膜を形成する工程と、 前記溝の内面で前記ゲート絶縁膜上にゲート電極を形成
する工程と、 前記半導体ウェハの｛１１１｝面の交差線の方向に前記
半導体ウェハをダイシングし、その四周側面が｛１１
０｝面を有する半導体チップを形成する工程と、を備え
た半導体装置の製造方法。 - 【請求項９】半導体ウェハを所定の面方位に設定する面
方位設定工程と、 前記半導体ウェハにＭＯＳ型電界効果トランジスタおよ
び溝型キャパシタを有するメモリセルを含む回路素子を
パターニングする回路素子パターニング工程と、 前記半導体ウェハを直方体の半導体チップに切断するダ
イシング工程と、 を備えた半導体記憶装置の製造方法であって、 前記面方位設定工程においては、前記半導体ウェハの主
表面を｛１００｝面に設定し、オリエンテーションフラ
ットを｛１１０｝面に設定し、 前記回路素子パターニング工程においては前記ＭＯＳ型
電界効果トランジスタを構成するゲート電極およびこの
ゲート電極の長手方向に直交して延びる活性領域が、前
記ダイシング工程のダイシング方向に平行または直交し
て延びるようにパターニングされ、かつ、前記溝型キャ
パシタは前記ダイシング方向に４５°の角度をなす長方
形の水平断面を有する四角柱状になるようにパターニン
グされ、前記ダイシング工程においては、前記半導体チ
ップの四周側面が｛１１０｝面となるように前記オリエ
ンテーションフラットに直交する方向および平行な方向
にダイシングされる半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP4079908A JPH05109984A (ja) | 1991-05-27 | 1992-04-01 | 半導体装置およびその製造方法 |
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- 1992-05-20 KR KR1019920008524A patent/KR920022511A/ko not_active Abandoned
- 1992-05-26 IT ITMI921295A patent/IT1255293B/it active IP Right Grant
- 1992-05-26 DE DE4217420A patent/DE4217420A1/de not_active Withdrawn
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|---|---|
| IT1255293B (it) | 1995-10-26 |
| ITMI921295A1 (it) | 1993-11-26 |
| DE4217420A1 (de) | 1992-12-03 |
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