JPH05114575A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05114575A JPH05114575A JP3272880A JP27288091A JPH05114575A JP H05114575 A JPH05114575 A JP H05114575A JP 3272880 A JP3272880 A JP 3272880A JP 27288091 A JP27288091 A JP 27288091A JP H05114575 A JPH05114575 A JP H05114575A
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Abstract
(57)【要約】 （修正有）
【構成】 半導体基板上に積層された第１の導電層上に
酸化膜を形成した後、前記第１の導電層と前記酸化膜上
に積層される第２の導電層とのコンタクトホールが形成
される部分の前記酸化膜を除去してコンタクトホール形
成領域を形成し、さらに第１の導電層全面に再び酸化膜
を形成して該酸化膜に膜厚差を形成した後、第１の導電
層を所定形状にパターニングし、その後コンタクトホー
ル形成領域にコンタクトホールを形成する半導体装置の
製造方法。 【効果】 コンタクトホール形成領域の酸化膜の膜厚
を、他の領域の膜厚よりも薄くし、コンタクトホール形
成時、酸化膜をコンタクトホール形成領域上の酸化膜厚
以上、他の領域上の酸化膜厚以下にエッチングすること
により、第２の導電層の活性領域とのコンタクトホール
を第１の導電層に自己整合的に形成でき、さらに第１の
導電層とのコンタクトホールを同時に形成することがで
きる。
酸化膜を形成した後、前記第１の導電層と前記酸化膜上
に積層される第２の導電層とのコンタクトホールが形成
される部分の前記酸化膜を除去してコンタクトホール形
成領域を形成し、さらに第１の導電層全面に再び酸化膜
を形成して該酸化膜に膜厚差を形成した後、第１の導電
層を所定形状にパターニングし、その後コンタクトホー
ル形成領域にコンタクトホールを形成する半導体装置の
製造方法。 【効果】 コンタクトホール形成領域の酸化膜の膜厚
を、他の領域の膜厚よりも薄くし、コンタクトホール形
成時、酸化膜をコンタクトホール形成領域上の酸化膜厚
以上、他の領域上の酸化膜厚以下にエッチングすること
により、第２の導電層の活性領域とのコンタクトホール
を第１の導電層に自己整合的に形成でき、さらに第１の
導電層とのコンタクトホールを同時に形成することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細には半導体基板と導電層との接続構造が
改良された半導体装置の製造方法に関する。
関し、より詳細には半導体基板と導電層との接続構造が
改良された半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路として形成される
半導体装置の製造方法を説明する。半導体基板上に積層
された第１の導電層上に酸化膜を形成した後、第１の導
電層上にフォトレジストを塗布して、通常のフォトエッ
チング工程で酸化膜をパターニングする。そして、パタ
ーニングされた酸化膜をマスクとして、第１の導電層を
異方性エッチングし、例えば、ゲート電極及びプレート
電極等を形成する。さらに、これらゲート電極及びプレ
ート電極等上全面に酸化膜を堆積した後、レジストを塗
布して、図３に示したように、後の工程で形成する第２
の導電層と第１の導電層（６）、例えばプレート電極
（６ｂ）等とのコンタクトホール（２０）を形成するた
めのレジストパターンをフォトリソグラフィーにより形
成し、そのレジストパターンをマスクとして酸化膜をエ
ッチングすることにより、プレート電極（６ｂ）と第２
の導電層とのコンタクトホール（２０）を形成する。さ
らに、第２の導電層と活性領域（１１）とのコンタクト
ホール（２１）とを形成するためのレジストパターンを
フォトリソグラフィーにより形成し、そのレジストパタ
ーンをマスクとして酸化膜をエッチングすることによ
り、第２の導電層と活性領域（１１）とのコンタクトホ
ール（２１）を形成する。
半導体装置の製造方法を説明する。半導体基板上に積層
された第１の導電層上に酸化膜を形成した後、第１の導
電層上にフォトレジストを塗布して、通常のフォトエッ
チング工程で酸化膜をパターニングする。そして、パタ
ーニングされた酸化膜をマスクとして、第１の導電層を
異方性エッチングし、例えば、ゲート電極及びプレート
電極等を形成する。さらに、これらゲート電極及びプレ
ート電極等上全面に酸化膜を堆積した後、レジストを塗
布して、図３に示したように、後の工程で形成する第２
の導電層と第１の導電層（６）、例えばプレート電極
（６ｂ）等とのコンタクトホール（２０）を形成するた
めのレジストパターンをフォトリソグラフィーにより形
成し、そのレジストパターンをマスクとして酸化膜をエ
ッチングすることにより、プレート電極（６ｂ）と第２
の導電層とのコンタクトホール（２０）を形成する。さ
らに、第２の導電層と活性領域（１１）とのコンタクト
ホール（２１）とを形成するためのレジストパターンを
フォトリソグラフィーにより形成し、そのレジストパタ
ーンをマスクとして酸化膜をエッチングすることによ
り、第２の導電層と活性領域（１１）とのコンタクトホ
ール（２１）を形成する。
【０００３】このように、半導体基板（１）上に積層さ
れた第１の導電層（６）をエッチングする際に用いられ
る酸化膜の膜厚は、全面にわたって均一な厚さで形成さ
れており、さらに、第２の導電層とプレート電極（６
ｂ）とのコンタクトホール（２０）の形成工程と、及び
第２の導電層と活性領域（１１）とのコンタクトホール
（２１）の形成工程とを別工程で行っていた。
れた第１の導電層（６）をエッチングする際に用いられ
る酸化膜の膜厚は、全面にわたって均一な厚さで形成さ
れており、さらに、第２の導電層とプレート電極（６
ｂ）とのコンタクトホール（２０）の形成工程と、及び
第２の導電層と活性領域（１１）とのコンタクトホール
（２１）の形成工程とを別工程で行っていた。
【０００４】
【発明が解決しようとする課題】上記した半導体装置の
製造方法において、第２の導電層と活性領域（１１）と
のコンタクトホール（２１）を形成する場合、第２の導
電層と活性領域（１１）とのコンタクトホール（２１）
を、隣接する第１の導電層（６ａ、６ｂ）上の酸化膜及
びサイドウォールを利用して、その第１の導電層（６
ａ、６ｂ）に対して自己整合的に形成するためには、第
１の導電層（６ａ、６ｂ）上の酸化膜の膜厚を、活性領
域（２１）上の酸化膜の膜厚よりも厚くしておき、さら
にコンタクトホール（２１）形成の際の酸化膜のエッチ
ング量を、活性領域（１１）上に積層された酸化膜の膜
厚以上、かつ第１の導電層（６ａ、６ｂ）上に積層され
た酸化膜の膜厚以下にする必要がある。従って、第２の
導電層と活性領域（１１）とのコンタクトホール（２
１）を、第１の導電層（６ｂ）と第２の導電層とのコン
タクトホール（２０）と同時に形成することはできず、
コンタクトホール形成工程が複雑になるという課題があ
った。
製造方法において、第２の導電層と活性領域（１１）と
のコンタクトホール（２１）を形成する場合、第２の導
電層と活性領域（１１）とのコンタクトホール（２１）
を、隣接する第１の導電層（６ａ、６ｂ）上の酸化膜及
びサイドウォールを利用して、その第１の導電層（６
ａ、６ｂ）に対して自己整合的に形成するためには、第
１の導電層（６ａ、６ｂ）上の酸化膜の膜厚を、活性領
域（２１）上の酸化膜の膜厚よりも厚くしておき、さら
にコンタクトホール（２１）形成の際の酸化膜のエッチ
ング量を、活性領域（１１）上に積層された酸化膜の膜
厚以上、かつ第１の導電層（６ａ、６ｂ）上に積層され
た酸化膜の膜厚以下にする必要がある。従って、第２の
導電層と活性領域（１１）とのコンタクトホール（２
１）を、第１の導電層（６ｂ）と第２の導電層とのコン
タクトホール（２０）と同時に形成することはできず、
コンタクトホール形成工程が複雑になるという課題があ
った。
【０００５】また、第１の導電層（６ｂ）と第２の導電
層とのコンタクトホール（２０）の形成と、第２の導電
層と活性領域（１１）とのコンタクトホール（２１）と
を別工程で形成する場合、第１の導電層（６ｂ）と第２
の導電層とのコンタクトホール（２０）形成のためのマ
スクパターンと、第２の導電層と活性領域（１１）との
コンタクトホール（２１）形成のためのマスクパターン
とが重なる部分の活性領域（１１ａ）が大きなエッチン
グダメージを受けるという課題があった。
層とのコンタクトホール（２０）の形成と、第２の導電
層と活性領域（１１）とのコンタクトホール（２１）と
を別工程で形成する場合、第１の導電層（６ｂ）と第２
の導電層とのコンタクトホール（２０）形成のためのマ
スクパターンと、第２の導電層と活性領域（１１）との
コンタクトホール（２１）形成のためのマスクパターン
とが重なる部分の活性領域（１１ａ）が大きなエッチン
グダメージを受けるという課題があった。
【０００６】さらに、第１の導電層（６ｂ）と第２の導
電層とのコンタクトホール（２０）を形成する領域の酸
化膜の膜厚が厚い場合には、図３に示したように、第１
の導電層（６ｂ）と第２の導電層とのコンタクトホール
（２０）形成のためのマスクパターンが第１の導電層
（６ｂ）が積層されている領域よりも大きく設定される
と、つまり第１の導電層（６ｂ）を覆うように設定され
ると、第１の導電層（６ｂ）上の酸化膜の厚さ分がマス
クパターンに従ってエッチングされるため、第１の導電
層（６ｂ）以外の領域（２０ａ）、例えば素子分離領域
上の酸化膜等も同様にエッチングされ、膜減りが大きく
なるという課題があった。
電層とのコンタクトホール（２０）を形成する領域の酸
化膜の膜厚が厚い場合には、図３に示したように、第１
の導電層（６ｂ）と第２の導電層とのコンタクトホール
（２０）形成のためのマスクパターンが第１の導電層
（６ｂ）が積層されている領域よりも大きく設定される
と、つまり第１の導電層（６ｂ）を覆うように設定され
ると、第１の導電層（６ｂ）上の酸化膜の厚さ分がマス
クパターンに従ってエッチングされるため、第１の導電
層（６ｂ）以外の領域（２０ａ）、例えば素子分離領域
上の酸化膜等も同様にエッチングされ、膜減りが大きく
なるという課題があった。
【０００７】本発明はこのような課題を鑑みなされたも
のであり、コンタクトホール形成工程を簡略化するとと
もに、エッチングダメージを受けずにコンタクトホール
を形成することができる半導体装置の製造方法を提供す
ることを目的としている。
のであり、コンタクトホール形成工程を簡略化するとと
もに、エッチングダメージを受けずにコンタクトホール
を形成することができる半導体装置の製造方法を提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、半導体基板上に積層された第
１の導電層上に酸化膜を形成した後、前記第１の導電層
と前記酸化膜上に積層される第２の導電層とのコンタク
トホールが形成される部分の前記酸化膜を除去してコン
タクトホール形成領域を形成し、さらに第１の導電層全
面に再び酸化膜を形成して該酸化膜に膜厚差を形成した
後、第１の導電層を所定形状にパターニングし、コンタ
クトホール形成領域にコンタクトホールを形成すること
を特徴としている。
るために本発明によれば、半導体基板上に積層された第
１の導電層上に酸化膜を形成した後、前記第１の導電層
と前記酸化膜上に積層される第２の導電層とのコンタク
トホールが形成される部分の前記酸化膜を除去してコン
タクトホール形成領域を形成し、さらに第１の導電層全
面に再び酸化膜を形成して該酸化膜に膜厚差を形成した
後、第１の導電層を所定形状にパターニングし、コンタ
クトホール形成領域にコンタクトホールを形成すること
を特徴としている。
【０００９】この発明においては、第１の導電層はポリ
シリコンと、そのポリシリコン上にポリシリコンと同程
度の厚さを有するＷＳｉとを堆積することによって形成
されているが、ポリシリコン、他のシリサイド、あるい
は他のシリサイドとのポリサイドを用いることもでき
る。また、第１の導電層あるいはＳｉＯ2 膜は、通常行
われるＣＶＤ法によって行うことができる。
シリコンと、そのポリシリコン上にポリシリコンと同程
度の厚さを有するＷＳｉとを堆積することによって形成
されているが、ポリシリコン、他のシリサイド、あるい
は他のシリサイドとのポリサイドを用いることもでき
る。また、第１の導電層あるいはＳｉＯ2 膜は、通常行
われるＣＶＤ法によって行うことができる。
【００１０】また、コンタクトホールは、ＲＩＥ等のド
ライエッチング法等によって形成することができる。
ライエッチング法等によって形成することができる。
【００１１】
【作用】上記した方法によれば、半導体基板上に積層さ
れた第１の導電層上に酸化膜を形成した後、前記第１の
導電層と前記酸化膜上に積層される第２の導電層とのコ
ンタクトホールが形成される部分の前記酸化膜を除去し
てコンタクトホール形成領域を形成し、さらに第１の導
電層全面に再び酸化膜を形成するので、第１の導電層上
の、コンタクトホール形成領域の酸化膜の膜厚を、他の
第１の導電層上の膜厚よりも薄くして、さらにコンタク
トホール形成の際の酸化膜のエッチング量を、活性領域
上及びコンタクトホール形成領域上に積層された酸化膜
の膜厚以上、かつコンタクトホール形成領域以外の第１
の導電層上に積層された酸化膜の膜厚以下にすることに
よって、第２の導電層と活性領域とのコンタクトホール
を、隣接する第１の導電層上の酸化膜及びサイドウォー
ルを利用して、その第１の導電層に対して自己整合的に
形成されるとともに、第１の導電層と第２の導電層との
コンタクトホールも同時に形成される。
れた第１の導電層上に酸化膜を形成した後、前記第１の
導電層と前記酸化膜上に積層される第２の導電層とのコ
ンタクトホールが形成される部分の前記酸化膜を除去し
てコンタクトホール形成領域を形成し、さらに第１の導
電層全面に再び酸化膜を形成するので、第１の導電層上
の、コンタクトホール形成領域の酸化膜の膜厚を、他の
第１の導電層上の膜厚よりも薄くして、さらにコンタク
トホール形成の際の酸化膜のエッチング量を、活性領域
上及びコンタクトホール形成領域上に積層された酸化膜
の膜厚以上、かつコンタクトホール形成領域以外の第１
の導電層上に積層された酸化膜の膜厚以下にすることに
よって、第２の導電層と活性領域とのコンタクトホール
を、隣接する第１の導電層上の酸化膜及びサイドウォー
ルを利用して、その第１の導電層に対して自己整合的に
形成されるとともに、第１の導電層と第２の導電層との
コンタクトホールも同時に形成される。
【００１２】また、第１の導電層と第２の導電層とのコ
ンタクトホールの形成と、第２の導電層と活性化領域と
のコンタクトホールの形成とが同一工程で行われるた
め、別工程で行う場合に形成される各マスクパターンの
重なりによる、活性領域に受けるエッチングダメージが
抑制される。さらに、第１の導電層と第２の導電層との
コンタクトホールを形成する領域の酸化膜の膜厚が薄い
ので、図２に示したように、第１の導電層（６ｂ）と第
２の導電層とのコンタクトホール及び第２の導電層と活
性領域（１１）とのコンタクトホール（１４）形成のた
めのマスクパターンが、第１の導電層（６ｂ）が積層さ
れている領域より大きく設定されても、第１の導電層
（６ｂ）以外の領域、例えば素子分離領域上の酸化膜等
のエッチングによる膜減りが抑制される。
ンタクトホールの形成と、第２の導電層と活性化領域と
のコンタクトホールの形成とが同一工程で行われるた
め、別工程で行う場合に形成される各マスクパターンの
重なりによる、活性領域に受けるエッチングダメージが
抑制される。さらに、第１の導電層と第２の導電層との
コンタクトホールを形成する領域の酸化膜の膜厚が薄い
ので、図２に示したように、第１の導電層（６ｂ）と第
２の導電層とのコンタクトホール及び第２の導電層と活
性領域（１１）とのコンタクトホール（１４）形成のた
めのマスクパターンが、第１の導電層（６ｂ）が積層さ
れている領域より大きく設定されても、第１の導電層
（６ｂ）以外の領域、例えば素子分離領域上の酸化膜等
のエッチングによる膜減りが抑制される。
【００１３】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。なお、本発明は本実施例の
みに限定されるものではない。まず、フィールド酸化膜
からなる素子分離領域（２）を形成することによって、
素子形成領域が確保され、全面に酸化膜（３）が形成さ
れたシリコン基板（１）に第１の導電層（６）として、
厚さ約１０００Åのポリシリコン（４）をＣＶＤ法によ
って堆積させ、ポリシリコン（４）上に厚さ約１０００
ÅのＷＳｉ（５ａ）をＣＶＤ法によって積層させて、さ
らにこれら第１の導電層（６）上にＳｉＯ2 膜（７）を
ＣＶＤ法によって約１０００Åの厚さで堆積させる。
を図面に基づいて説明する。なお、本発明は本実施例の
みに限定されるものではない。まず、フィールド酸化膜
からなる素子分離領域（２）を形成することによって、
素子形成領域が確保され、全面に酸化膜（３）が形成さ
れたシリコン基板（１）に第１の導電層（６）として、
厚さ約１０００Åのポリシリコン（４）をＣＶＤ法によ
って堆積させ、ポリシリコン（４）上に厚さ約１０００
ÅのＷＳｉ（５ａ）をＣＶＤ法によって積層させて、さ
らにこれら第１の導電層（６）上にＳｉＯ2 膜（７）を
ＣＶＤ法によって約１０００Åの厚さで堆積させる。
【００１４】次いで、第１の導電層（６）と、後の工程
でＳｉＯ2 膜（７）上に積層される第２の導電層とのコ
ンタクトホールが形成される部分のＳｉＯ2 膜（７）を
通常のフォトエッチング工程で除去してコンタクトホー
ル形成領域（８）を作製する。そして、第１の導電層
（６）上全面に再びＣＶＤ法によって約５００ÅのＳｉ
Ｏ2 膜（９）を積層する（図１（ａ））。これにより、
後工程で積層される第２の導電層のコンタクトホール形
成領域（８）の酸化膜の膜厚を他の領域よりも薄くして
おく。
でＳｉＯ2 膜（７）上に積層される第２の導電層とのコ
ンタクトホールが形成される部分のＳｉＯ2 膜（７）を
通常のフォトエッチング工程で除去してコンタクトホー
ル形成領域（８）を作製する。そして、第１の導電層
（６）上全面に再びＣＶＤ法によって約５００ÅのＳｉ
Ｏ2 膜（９）を積層する（図１（ａ））。これにより、
後工程で積層される第２の導電層のコンタクトホール形
成領域（８）の酸化膜の膜厚を他の領域よりも薄くして
おく。
【００１５】その後、第１の導電層（６）上にフォトレ
ジストを塗布して、通常のフォトエッチング工程でＳｉ
Ｏ2 膜（７、９）をパターニングし、パターニングされ
たＳｉＯ2 膜（７、９）をマスクとして（図示せず）、
第１の導電層（６）を形成しているポリシリコン（４）
及びＷＳｉ（５）を異方性エッチングする。そして、こ
れら第１の導電層（６ａ、６ｂ）上に、ＣＶＤ法によっ
て約８００ÅのＳｉＯ 2 膜を積層し、ＲＩＥ法等によっ
て積層されたＳｉＯ2 膜をエッチバックすることにより
第１の導電層（６ａ、６ｂ）にそれぞれサイドウォール
（１０ａ）を形成する（図１（ｂ））。この際、先の工
程で酸化膜の膜厚を薄くしたコンタクトホール形成領域
（８）上の酸化膜、及び第１の導電層（６）をエッチン
グして後の工程で第２の導電層とのコンタクトホールを
形成する活性領域（１１）上の酸化膜はほぼ完全にエッ
チバックされた状態となっている。
ジストを塗布して、通常のフォトエッチング工程でＳｉ
Ｏ2 膜（７、９）をパターニングし、パターニングされ
たＳｉＯ2 膜（７、９）をマスクとして（図示せず）、
第１の導電層（６）を形成しているポリシリコン（４）
及びＷＳｉ（５）を異方性エッチングする。そして、こ
れら第１の導電層（６ａ、６ｂ）上に、ＣＶＤ法によっ
て約８００ÅのＳｉＯ 2 膜を積層し、ＲＩＥ法等によっ
て積層されたＳｉＯ2 膜をエッチバックすることにより
第１の導電層（６ａ、６ｂ）にそれぞれサイドウォール
（１０ａ）を形成する（図１（ｂ））。この際、先の工
程で酸化膜の膜厚を薄くしたコンタクトホール形成領域
（８）上の酸化膜、及び第１の導電層（６）をエッチン
グして後の工程で第２の導電層とのコンタクトホールを
形成する活性領域（１１）上の酸化膜はほぼ完全にエッ
チバックされた状態となっている。
【００１６】さらに、シリコン基板（１）全面にＳｉＯ
2 膜（１２）を約５００Å堆積した後（図１（ｃ））、
レジスト（１３）を塗布し、第２の導電層と第１の導電
層（６ｂ）とのコンタクトホール及び第２の導電層と活
性領域（１１）とのコンタクトホール（１４）を形成す
るためのレジストパターンをフォトリソグラフィーによ
り形成する。そして、レジストパターンをマスクとして
ＳｉＯ2 膜（１０、１２）を約７００Åエッチングする
ことにより、第１の導電層（６ｂ）と第２の導電層との
コンタクトホール及び第２の導電層と活性領域（１１）
とのコンタクトホール（１４）を形成する（図１
（ｄ））。
2 膜（１２）を約５００Å堆積した後（図１（ｃ））、
レジスト（１３）を塗布し、第２の導電層と第１の導電
層（６ｂ）とのコンタクトホール及び第２の導電層と活
性領域（１１）とのコンタクトホール（１４）を形成す
るためのレジストパターンをフォトリソグラフィーによ
り形成する。そして、レジストパターンをマスクとして
ＳｉＯ2 膜（１０、１２）を約７００Åエッチングする
ことにより、第１の導電層（６ｂ）と第２の導電層との
コンタクトホール及び第２の導電層と活性領域（１１）
とのコンタクトホール（１４）を形成する（図１
（ｄ））。
【００１７】そして、レジスト（１３）を除去した後、
第２の導電層としてポリシリコンおよびＷＳｉをＣＶＤ
法によりそれぞれ約１０００Å堆積する（図示せず）。
このように製造される半導体装置においては、第１の導
電層（６ｂ）上のコンタクトホール形成領域（８）の酸
化膜の膜厚を、他の第１の導電層（６）上の膜厚よりも
薄くして、さらにコンタクトホール形成の際の酸化膜の
エッチング量を、活性領域（１１）上及びコンタクトホ
ール形成領域（８）上に積層された酸化膜の膜厚以上、
かつコンタクトホール形成領域（８）以外の第１の導電
層（６）上に積層された酸化膜の膜厚以下にすることに
よって、第２の導電層と活性領域（１１）とのコンタク
トホールを、隣接する第１の導電層（６ａ）上の酸化膜
（１０）及びサイドウォール（１０ａ）を利用して、そ
の第１の導電層（６ａ）に対して自己整合的に形成する
ことができるとともに、第１の導電層（６ｂ）と第２の
導電層とのコンタクトホールも同時に形成することがで
きる。
第２の導電層としてポリシリコンおよびＷＳｉをＣＶＤ
法によりそれぞれ約１０００Å堆積する（図示せず）。
このように製造される半導体装置においては、第１の導
電層（６ｂ）上のコンタクトホール形成領域（８）の酸
化膜の膜厚を、他の第１の導電層（６）上の膜厚よりも
薄くして、さらにコンタクトホール形成の際の酸化膜の
エッチング量を、活性領域（１１）上及びコンタクトホ
ール形成領域（８）上に積層された酸化膜の膜厚以上、
かつコンタクトホール形成領域（８）以外の第１の導電
層（６）上に積層された酸化膜の膜厚以下にすることに
よって、第２の導電層と活性領域（１１）とのコンタク
トホールを、隣接する第１の導電層（６ａ）上の酸化膜
（１０）及びサイドウォール（１０ａ）を利用して、そ
の第１の導電層（６ａ）に対して自己整合的に形成する
ことができるとともに、第１の導電層（６ｂ）と第２の
導電層とのコンタクトホールも同時に形成することがで
きる。
【００１８】また、第１の導電層（６ｂ）と第２の導電
層とのコンタクトホールを形成する領域の酸化膜の膜厚
が薄いので、第１の導電層（６ｂ）と第２の導電層との
コンタクトホール及び第２の導電層と活性領域（１１）
とのコンタクトホール形成のためのマスクパターンが第
１の導電層（６ｂ）が積層されている領域よりも大きく
設定されても、第１の導電層（６ｂ）以外の領域、例え
ば素子分離領域上の酸化膜等のエッチングによる膜減り
を抑制することができる。
層とのコンタクトホールを形成する領域の酸化膜の膜厚
が薄いので、第１の導電層（６ｂ）と第２の導電層との
コンタクトホール及び第２の導電層と活性領域（１１）
とのコンタクトホール形成のためのマスクパターンが第
１の導電層（６ｂ）が積層されている領域よりも大きく
設定されても、第１の導電層（６ｂ）以外の領域、例え
ば素子分離領域上の酸化膜等のエッチングによる膜減り
を抑制することができる。
【００１９】なお、本実施例においては、第２の導電層
と活性領域（１１）とのコンタクトホールと、第２の導
電層と第１の導電層（６ｂ）とのコンタクトホールとが
接続されている場合について説明しているが、第２の導
電層と活性領域（１１）とのコンタクトホールと、第２
の導電層と第１の導電層（６ｂ）とのコンタクトホール
とが接続されていない場合についても、上記と同様にコ
ンタクトホールを形成することができる。
と活性領域（１１）とのコンタクトホールと、第２の導
電層と第１の導電層（６ｂ）とのコンタクトホールとが
接続されている場合について説明しているが、第２の導
電層と活性領域（１１）とのコンタクトホールと、第２
の導電層と第１の導電層（６ｂ）とのコンタクトホール
とが接続されていない場合についても、上記と同様にコ
ンタクトホールを形成することができる。
【００２０】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板上に積層された第１の導電層上に酸化
膜を形成した後、前記第１の導電層と前記酸化膜上に積
層される第２の導電層とのコンタクトホールが形成され
る部分の前記酸化膜を除去してコンタクトホール形成領
域を形成し、さらに第１の導電層全面に再び酸化膜を形
成するので、第１の導電層上の、コンタクトホール形成
領域の酸化膜の膜厚を、他の第１の導電層上の膜厚より
も薄くして、さらにコンタクトホール形成の際の酸化膜
のエッチング量を、活性領域上及びコンタクトホール形
成領域上に積層された酸化膜の膜厚以上、かつコンタク
トホール形成領域以外の第１の導電層上に積層された酸
化膜の膜厚以下にすることによって、第２の導電層と活
性領域とのコンタクトホールを、隣接する第１の導電層
上の酸化膜及びサイドウォールを利用して、その第１の
導電層に対して自己整合的に形成することができるとと
もに、第１の導電層と第２の導電層とのコンタクトホー
ルも同時に形成することができる。
れば、半導体基板上に積層された第１の導電層上に酸化
膜を形成した後、前記第１の導電層と前記酸化膜上に積
層される第２の導電層とのコンタクトホールが形成され
る部分の前記酸化膜を除去してコンタクトホール形成領
域を形成し、さらに第１の導電層全面に再び酸化膜を形
成するので、第１の導電層上の、コンタクトホール形成
領域の酸化膜の膜厚を、他の第１の導電層上の膜厚より
も薄くして、さらにコンタクトホール形成の際の酸化膜
のエッチング量を、活性領域上及びコンタクトホール形
成領域上に積層された酸化膜の膜厚以上、かつコンタク
トホール形成領域以外の第１の導電層上に積層された酸
化膜の膜厚以下にすることによって、第２の導電層と活
性領域とのコンタクトホールを、隣接する第１の導電層
上の酸化膜及びサイドウォールを利用して、その第１の
導電層に対して自己整合的に形成することができるとと
もに、第１の導電層と第２の導電層とのコンタクトホー
ルも同時に形成することができる。
【００２１】また、第１の導電層と第２の導電層とのコ
ンタクトホールの形成と、第２の導電層と活性化領域と
のコンタクトホールの形成とが同一工程で行われるた
め、別工程で行う場合に形成される各マスクパターンの
重なりによる、活性領域に受けるエッチングダメージを
抑制することができる。さらに、第１の導電層と第２の
導電層とのコンタクトホールを形成する領域の酸化膜の
膜厚が薄いので、第１の導電層と第２の導電層とのコン
タクトホール及び第２の導電層と活性領域とのコンタク
トホール形成のためのマスクパターンが第１の導電層が
積層されている領域よりも大きく設定されても、第１の
導電層以外の領域、例えば素子分離領域上の酸化膜等の
エッチングによる膜減りを抑制することができる。
ンタクトホールの形成と、第２の導電層と活性化領域と
のコンタクトホールの形成とが同一工程で行われるた
め、別工程で行う場合に形成される各マスクパターンの
重なりによる、活性領域に受けるエッチングダメージを
抑制することができる。さらに、第１の導電層と第２の
導電層とのコンタクトホールを形成する領域の酸化膜の
膜厚が薄いので、第１の導電層と第２の導電層とのコン
タクトホール及び第２の導電層と活性領域とのコンタク
トホール形成のためのマスクパターンが第１の導電層が
積層されている領域よりも大きく設定されても、第１の
導電層以外の領域、例えば素子分離領域上の酸化膜等の
エッチングによる膜減りを抑制することができる。
【００２２】従って、コンタクトホール形成工程を簡略
化することができ、高い信頼性を有する半導体装置を効
率よく製造することが可能となる。
化することができ、高い信頼性を有する半導体装置を効
率よく製造することが可能となる。
【図１】本発明に係わる半導体装置の製造方法の実施例
を示す概略断面図である。
を示す概略断面図である。
【図２】半導体装置の製造方法の実施例におけるコンタ
クトホールおよびエッチング領域を説明するための半導
体装置腰部の平面図である。
クトホールおよびエッチング領域を説明するための半導
体装置腰部の平面図である。
【図３】従来の半導体装置の製造方法におけるコンタク
トホールおよびエッチング領域を説明するための半導体
装置腰部の平面図である。
トホールおよびエッチング領域を説明するための半導体
装置腰部の平面図である。
１ シリコン基板（半導体基板） ６ 第１の導電層 ７ ＳｉＯ2 膜（酸化膜） ８ コンタクトホール形成領域 ９ ＳｉＯ2 膜（酸化膜） １４ コンタクトホール
Claims (1)
- 【請求項１】 半導体基板上に積層された第１の導電層
上に酸化膜を形成した後、前記第１の導電層と前記酸化
膜上に積層される第２の導電層とのコンタクトホールが
形成される部分の前記酸化膜を除去してコンタクトホー
ル形成領域を形成し、さらに第１の導電層全面に再び酸
化膜を形成して該酸化膜に膜厚差を形成した後、第１導
電層を所定形状にパターニングし、その後コンタクトホ
ール形成領域にコンタクトホールを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272880A JP2771057B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
| US07/964,146 US5290728A (en) | 1991-10-21 | 1992-10-19 | Method for producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272880A JP2771057B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114575A true JPH05114575A (ja) | 1993-05-07 |
| JP2771057B2 JP2771057B2 (ja) | 1998-07-02 |
Family
ID=17520049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272880A Expired - Fee Related JP2771057B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5290728A (ja) |
| JP (1) | JP2771057B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US5843816A (en) * | 1997-07-28 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell |
| JP2003223275A (ja) * | 2001-11-22 | 2003-08-08 | Omron Corp | 入力装置 |
| JP5055980B2 (ja) * | 2006-11-29 | 2012-10-24 | 富士通セミコンダクター株式会社 | 電子装置の製造方法および半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010732A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63296352A (ja) * | 1987-05-28 | 1988-12-02 | Matsushita Electric Ind Co Ltd | 電極配線形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4208780A (en) * | 1978-08-03 | 1980-06-24 | Rca Corporation | Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer |
| GB2211348A (en) * | 1987-10-16 | 1989-06-28 | Philips Nv | A method of forming an interconnection between conductive levels |
| US4868138A (en) * | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
| JP2578193B2 (ja) * | 1989-02-01 | 1997-02-05 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US5187114A (en) * | 1991-06-03 | 1993-02-16 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline P-channel load devices |
-
1991
- 1991-10-21 JP JP3272880A patent/JP2771057B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-19 US US07/964,146 patent/US5290728A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010732A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63296352A (ja) * | 1987-05-28 | 1988-12-02 | Matsushita Electric Ind Co Ltd | 電極配線形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5290728A (en) | 1994-03-01 |
| JP2771057B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080417 Year of fee payment: 10 |
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