JPH05114843A - 出力回路 - Google Patents
出力回路Info
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- JPH05114843A JPH05114843A JP3271434A JP27143491A JPH05114843A JP H05114843 A JPH05114843 A JP H05114843A JP 3271434 A JP3271434 A JP 3271434A JP 27143491 A JP27143491 A JP 27143491A JP H05114843 A JPH05114843 A JP H05114843A
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Abstract
(57)【要約】
【目的】本発明は負荷駆動能力を低下させることなく出
力競合による出力トランジスタの破壊を未然に防止する
ことを目的とする。 【構成】負荷駆動能力の高い第一の出力回路６と、前記
第一の出力回路より負荷駆動能力の低い第二の出力回路
７とが並列に接続され、前記第一及び第二の出力回路
６，７には共通の二値入力信号Ｄinが入力されるととも
に各出力回路６，７から共通の二値出力信号Ｄout が出
力され、前記第一の出力回路６には前記二値入力信号Ｄ
inの切り替わりに基づいて一定時間だけ該第一の出力回
路６を活性化する制御信号φが入力されるように構成す
る。
力競合による出力トランジスタの破壊を未然に防止する
ことを目的とする。 【構成】負荷駆動能力の高い第一の出力回路６と、前記
第一の出力回路より負荷駆動能力の低い第二の出力回路
７とが並列に接続され、前記第一及び第二の出力回路
６，７には共通の二値入力信号Ｄinが入力されるととも
に各出力回路６，７から共通の二値出力信号Ｄout が出
力され、前記第一の出力回路６には前記二値入力信号Ｄ
inの切り替わりに基づいて一定時間だけ該第一の出力回
路６を活性化する制御信号φが入力されるように構成す
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路で出力
信号を出力する出力回路に関するものである。
信号を出力する出力回路に関するものである。
【０００２】半導体集積回路では複数の出力回路が共通
のバス線に接続され、各出力回路から出力される出力信
号は同バス線を介して出力される。このような半導体集
積回路では複数の出力回路からバス線に同時に出力信号
が出力されることがあり、このような場合に出力回路の
破壊を防止することが必要となっている。
のバス線に接続され、各出力回路から出力される出力信
号は同バス線を介して出力される。このような半導体集
積回路では複数の出力回路からバス線に同時に出力信号
が出力されることがあり、このような場合に出力回路の
破壊を防止することが必要となっている。
【０００３】
【従来の技術】従来の出力回路は図４に示すように例え
ばバス線１に対し出力回路１ａ，１ｂが接続され、出力
回路１ａはＮチャネルＭＯＳトランジスタで構成される
出力トランジスタＴr1，Ｔr2を直列に接続したトーテム
ポール型で構成され、出力回路１ｂも同様に出力トラン
ジスタＴr3，Ｔr4から構成され、各トランジスタＴr1，
Ｔr2及び同Ｔr3，Ｔr4のゲートにはそれぞれ内部回路か
ら相補信号が入力されてバス線１にＨレベルあるいはＬ
レベルの出力信号が出力される。
ばバス線１に対し出力回路１ａ，１ｂが接続され、出力
回路１ａはＮチャネルＭＯＳトランジスタで構成される
出力トランジスタＴr1，Ｔr2を直列に接続したトーテム
ポール型で構成され、出力回路１ｂも同様に出力トラン
ジスタＴr3，Ｔr4から構成され、各トランジスタＴr1，
Ｔr2及び同Ｔr3，Ｔr4のゲートにはそれぞれ内部回路か
ら相補信号が入力されてバス線１にＨレベルあるいはＬ
レベルの出力信号が出力される。
【０００４】
【発明が解決しようとする課題】上記のような出力回路
１ａ，１ｂでは同出力回路１ａ，１ｂで異なる出力信号
が同時にバス線２に出力される競合状態となることがあ
る。すなわち、例えば出力回路１ａがＨレベルを出力
し、同時に出力回路１ｂでＬレベルを出力する状態とな
ると、図４に示すように電源ＶccからトランジスタＴr
1、バス線２及びトランジスタＴr4を介して電源Ｖssに
貫通電流が流れるため、出力回路１ｂのトランジスタＴ
r4が破壊されることがある。
１ａ，１ｂでは同出力回路１ａ，１ｂで異なる出力信号
が同時にバス線２に出力される競合状態となることがあ
る。すなわち、例えば出力回路１ａがＨレベルを出力
し、同時に出力回路１ｂでＬレベルを出力する状態とな
ると、図４に示すように電源ＶccからトランジスタＴr
1、バス線２及びトランジスタＴr4を介して電源Ｖssに
貫通電流が流れるため、出力回路１ｂのトランジスタＴ
r4が破壊されることがある。
【０００５】そこで、出力トランジスタの破壊を防止す
るために各出力トランジスタのサイズを小さくすると、
貫通電流による破壊は防止されるが、負荷駆動能力が低
下して動作速度が低下するという問題点がある。
るために各出力トランジスタのサイズを小さくすると、
貫通電流による破壊は防止されるが、負荷駆動能力が低
下して動作速度が低下するという問題点がある。
【０００６】この発明の目的は、負荷駆動能力を低下さ
せることなく出力競合による出力トランジスタの破壊を
未然に防止し得る出力回路を提供することにある。
せることなく出力競合による出力トランジスタの破壊を
未然に防止し得る出力回路を提供することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、負荷駆動能力の高い第一の出力回
路６と、前記第一の出力回路より負荷駆動能力の低い第
二の出力回路７とが並列に接続され、前記第一及び第二
の出力回路６，７には共通の二値入力信号Ｄinが入力さ
れるとともに各出力回路６，７から共通の二値出力信号
Ｄout が出力され、前記第一の出力回路６には前記二値
入力信号Ｄinの切り替わりに基づいて一定時間だけ該第
一の出力回路６を活性化する制御信号φが入力される。
図である。すなわち、負荷駆動能力の高い第一の出力回
路６と、前記第一の出力回路より負荷駆動能力の低い第
二の出力回路７とが並列に接続され、前記第一及び第二
の出力回路６，７には共通の二値入力信号Ｄinが入力さ
れるとともに各出力回路６，７から共通の二値出力信号
Ｄout が出力され、前記第一の出力回路６には前記二値
入力信号Ｄinの切り替わりに基づいて一定時間だけ該第
一の出力回路６を活性化する制御信号φが入力される。
【０００８】また、図２に示すように相補入力信号Ｄi
n，バーＤinが一対のＮＡＮＤ回路３ａ，３ｂの一方の
入力端子にそれぞれ入力され、前記ＮＡＮＤ回路３ａ，
３ｂの他方の入力端子には前記相補入力信号Ｄin，バー
Ｄinの切り替わり時に一定時間だけＨレベルとなる制御
信号φが入力され、前記ＮＡＮＤ回路３ａ，３ｂの出力
信号Ｎ１，Ｎ２がインバータ回路４ａ，４ｂを介してサ
イズの大きいトーテムポール型出力トランジスタＴr5，
Ｔr6のゲートに入力され、前記ＮＡＮＤ回路３ａ，３ｂ
の出力信号Ｎ１，Ｎ２が前記制御信号φがゲートに入力
されるトランジスタＴr9，Ｔr10 及び前記出力信号Ｎ
１，Ｎ２を反転させた状態でラッチするラッチ回路５
ａ，５ｂを介してサイズの小さいトーテムポール型出力
トランジスタＴr7，Ｔr8のゲートに入力され、出力トラ
ンジスタＴr5，Ｔr6間及び出力トランジスタＴr7，Ｔr8
間から出力信号Ｄout が出力されている。
n，バーＤinが一対のＮＡＮＤ回路３ａ，３ｂの一方の
入力端子にそれぞれ入力され、前記ＮＡＮＤ回路３ａ，
３ｂの他方の入力端子には前記相補入力信号Ｄin，バー
Ｄinの切り替わり時に一定時間だけＨレベルとなる制御
信号φが入力され、前記ＮＡＮＤ回路３ａ，３ｂの出力
信号Ｎ１，Ｎ２がインバータ回路４ａ，４ｂを介してサ
イズの大きいトーテムポール型出力トランジスタＴr5，
Ｔr6のゲートに入力され、前記ＮＡＮＤ回路３ａ，３ｂ
の出力信号Ｎ１，Ｎ２が前記制御信号φがゲートに入力
されるトランジスタＴr9，Ｔr10 及び前記出力信号Ｎ
１，Ｎ２を反転させた状態でラッチするラッチ回路５
ａ，５ｂを介してサイズの小さいトーテムポール型出力
トランジスタＴr7，Ｔr8のゲートに入力され、出力トラ
ンジスタＴr5，Ｔr6間及び出力トランジスタＴr7，Ｔr8
間から出力信号Ｄout が出力されている。
【０００９】
【作用】二値入力信号Ｄinが切り替わると、制御信号φ
に基づいて第一及び第二の出力回路６，７が同時に駆動
されて充分な負荷駆動能力で出力信号Ｄout が切り替え
られ、一定時間後には第二の出力回路７のみが動作して
出力信号Ｄout が維持される。
に基づいて第一及び第二の出力回路６，７が同時に駆動
されて充分な負荷駆動能力で出力信号Ｄout が切り替え
られ、一定時間後には第二の出力回路７のみが動作して
出力信号Ｄout が維持される。
【００１０】また、図２に示す構成では相補入力信号Ｄ
in，バーＤinが切り替わると一定時間だけＨレベルとな
る制御信号φに基づいて出力トランジスタＴr5，Ｔr6と
出力トランジスタＴr7，Ｔr8とが同時に動作して出力信
号Ｄout が切り替えられ、制御信号φがＬレベルとなる
とラッチ回路５ａ，５ｂの出力信号に基づいて出力トラ
ンジスタＴr7，Ｔr8のみが動作して出力信号Ｄout が維
持される。
in，バーＤinが切り替わると一定時間だけＨレベルとな
る制御信号φに基づいて出力トランジスタＴr5，Ｔr6と
出力トランジスタＴr7，Ｔr8とが同時に動作して出力信
号Ｄout が切り替えられ、制御信号φがＬレベルとなる
とラッチ回路５ａ，５ｂの出力信号に基づいて出力トラ
ンジスタＴr7，Ｔr8のみが動作して出力信号Ｄout が維
持される。
【００１１】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明すると、相補入力信号Ｄin，バーＤinはＮ
ＡＮＤ回路３ａ，３ｂの一方の入力端子に入力され、同
ＮＡＮＤ回路３ａ，３ｂの他方の入力端子には制御信号
φが入力される。ＮＡＮＤ回路３ａの出力信号Ｎ１はイ
ンバータ回路４ａを介して出力トランジスタＴr5のベー
スに接続され、ＮＡＮＤ回路３ｂの出力信号Ｎ２はイン
バータ回路４ｂを介して出力トランジスタＴr6のベース
に接続され、同トランジスタＴr5，Ｔr6は電源Ｖcc，Ｖ
ss間で直列に接続されたトーテムポール型出力回路を構
成し、同トランジスタＴr5，Ｔr6間から出力信号Ｄout
が出力される。
に従って説明すると、相補入力信号Ｄin，バーＤinはＮ
ＡＮＤ回路３ａ，３ｂの一方の入力端子に入力され、同
ＮＡＮＤ回路３ａ，３ｂの他方の入力端子には制御信号
φが入力される。ＮＡＮＤ回路３ａの出力信号Ｎ１はイ
ンバータ回路４ａを介して出力トランジスタＴr5のベー
スに接続され、ＮＡＮＤ回路３ｂの出力信号Ｎ２はイン
バータ回路４ｂを介して出力トランジスタＴr6のベース
に接続され、同トランジスタＴr5，Ｔr6は電源Ｖcc，Ｖ
ss間で直列に接続されたトーテムポール型出力回路を構
成し、同トランジスタＴr5，Ｔr6間から出力信号Ｄout
が出力される。
【００１２】一方、ＮＡＮＤ回路３ａの出力信号Ｎ１は
ＮチャネルＭＯＳトランジスタＴr9及びラッチ回路５ａ
を介して出力トランジスタＴr7のベースに接続され、Ｎ
ＡＮＤ回路３ｂの出力信号Ｎ２はＮチャネルＭＯＳトラ
ンジスタＴr10 及びラッチ回路５ｂを介して出力トラン
ジスタＴr8のベースに接続され、同トランジスタＴr7，
Ｔr8は電源Ｖcc，Ｖss間で直列に接続されたトーテムポ
ール型出力回路を構成し、同トランジスタＴr7，Ｔr8間
は前記トランジスタＴr5，Ｔr6間に接続されて出力信号
Ｄout が出力される。そして、トランジスタＴr9，Ｔr1
0 のゲートには前記制御信号φが入力され、同制御信号
φがＨレベルとなるとＮＡＮＤ回路３ａ，３ｂの出力信
号Ｎ１，Ｎ２がラッチ回路５ａ，５ｂに入力され、同ラ
ッチ回路５ａ，５ｂから出力信号Ｎ３，Ｎ４がトランジ
スタＴr7，Ｔr8のゲートに出力される。
ＮチャネルＭＯＳトランジスタＴr9及びラッチ回路５ａ
を介して出力トランジスタＴr7のベースに接続され、Ｎ
ＡＮＤ回路３ｂの出力信号Ｎ２はＮチャネルＭＯＳトラ
ンジスタＴr10 及びラッチ回路５ｂを介して出力トラン
ジスタＴr8のベースに接続され、同トランジスタＴr7，
Ｔr8は電源Ｖcc，Ｖss間で直列に接続されたトーテムポ
ール型出力回路を構成し、同トランジスタＴr7，Ｔr8間
は前記トランジスタＴr5，Ｔr6間に接続されて出力信号
Ｄout が出力される。そして、トランジスタＴr9，Ｔr1
0 のゲートには前記制御信号φが入力され、同制御信号
φがＨレベルとなるとＮＡＮＤ回路３ａ，３ｂの出力信
号Ｎ１，Ｎ２がラッチ回路５ａ，５ｂに入力され、同ラ
ッチ回路５ａ，５ｂから出力信号Ｎ３，Ｎ４がトランジ
スタＴr7，Ｔr8のゲートに出力される。
【００１３】前記出力トランジスタＴr5，Ｔr6は負荷駆
動能力の高い大きなサイズで形成され、前記出力トラン
ジスタＴr7，Ｔr8は負荷駆動能力の低い小さなサイズで
形成されている。そして、前記制御信号φは図３に示す
ように入力信号Ｄin，バーＤinが切り替わったとき一時
的にＨレベルとなるパルス信号が入力されるようになっ
ている。
動能力の高い大きなサイズで形成され、前記出力トラン
ジスタＴr7，Ｔr8は負荷駆動能力の低い小さなサイズで
形成されている。そして、前記制御信号φは図３に示す
ように入力信号Ｄin，バーＤinが切り替わったとき一時
的にＨレベルとなるパルス信号が入力されるようになっ
ている。
【００１４】さて、上記のように構成された出力回路で
は制御信号φがＬレベルであれば、ＮＡＮＤ回路３ａ，
３ｂの出力信号Ｎ１，Ｎ２はＨレベルとなるため、出力
トランジスタＴr5，Ｔr6はオフされ、出力トランジスタ
Ｔr7，Ｔr8はラッチ回路５ａ，５ｂの出力信号Ｎ３，Ｎ
４に基づいて動作する。
は制御信号φがＬレベルであれば、ＮＡＮＤ回路３ａ，
３ｂの出力信号Ｎ１，Ｎ２はＨレベルとなるため、出力
トランジスタＴr5，Ｔr6はオフされ、出力トランジスタ
Ｔr7，Ｔr8はラッチ回路５ａ，５ｂの出力信号Ｎ３，Ｎ
４に基づいて動作する。
【００１５】この状態で例えば入力信号ＤinがＨレベ
ル、バーＤinがＬレベルであって制御信号φがＨレベル
となると、図３に示すようにＮＡＮＤ回路回路３ａの出
力信号Ｎ１はＬレベルとなるとともにラッチ回路５ａの
出力信号Ｎ３がＨレベルとなり、ＮＡＮＤ回路３ｂの出
力信号Ｎ２はＨレベルのまま変化しない。すると、出力
トランジスタＴr5，Ｔr7がオンされるとともに出力トラ
ンジスタＴr6，Ｔr8がオフされて出力信号ＤoutがＨレ
ベルに引き上げられる。このとき、サイズの大きい出力
トランジスタＴr5とサイズの小さい出力トランジスタＴ
r7とが同時にオンされるので、充分な負荷駆動能力が確
保されて出力信号Ｄout は速やかにＨレベルに引き上げ
られる。
ル、バーＤinがＬレベルであって制御信号φがＨレベル
となると、図３に示すようにＮＡＮＤ回路回路３ａの出
力信号Ｎ１はＬレベルとなるとともにラッチ回路５ａの
出力信号Ｎ３がＨレベルとなり、ＮＡＮＤ回路３ｂの出
力信号Ｎ２はＨレベルのまま変化しない。すると、出力
トランジスタＴr5，Ｔr7がオンされるとともに出力トラ
ンジスタＴr6，Ｔr8がオフされて出力信号ＤoutがＨレ
ベルに引き上げられる。このとき、サイズの大きい出力
トランジスタＴr5とサイズの小さい出力トランジスタＴ
r7とが同時にオンされるので、充分な負荷駆動能力が確
保されて出力信号Ｄout は速やかにＨレベルに引き上げ
られる。
【００１６】出力信号Ｄout がＨレベルまで引き上げら
れた時点で制御信号φはＬレベルとなる。すると、トラ
ンジスタＴr9はオフされるとともにＮＡＮＤ回路３ａの
出力信号Ｎ１はＨレベルとなり、出力トランジスタＴr5
はオフされるがラッチ回路５ａの出力信号Ｎ３はＨレベ
ルに維持されるので、サイズの小さい出力トランジスタ
Ｔr7はオンされ続け、出力信号Ｄout はＨレベルに維持
される。
れた時点で制御信号φはＬレベルとなる。すると、トラ
ンジスタＴr9はオフされるとともにＮＡＮＤ回路３ａの
出力信号Ｎ１はＨレベルとなり、出力トランジスタＴr5
はオフされるがラッチ回路５ａの出力信号Ｎ３はＨレベ
ルに維持されるので、サイズの小さい出力トランジスタ
Ｔr7はオンされ続け、出力信号Ｄout はＨレベルに維持
される。
【００１７】また、入力信号ＤinがＬレベル、バーＤin
がＨレベルに切り替わった状態で制御信号φが一時的に
Ｈレベルとなる場合には、ＮＡＮＤ回路３ａ，３ｂの出
力信号Ｎ１，Ｎ２が反転して出力トランジスタＴr5，Ｔ
r7がオフされるとともに、出力トランジスタＴr6，Ｔr8
が同時にオンされて出力信号Ｄout が速やかにＬレベル
に引き下げられ、次いで出力トランジスタＴr6がオフさ
れてサイズの小さい出力トランジスタＴr8で出力信号Ｄ
out がＬレベルに維持される。
がＨレベルに切り替わった状態で制御信号φが一時的に
Ｈレベルとなる場合には、ＮＡＮＤ回路３ａ，３ｂの出
力信号Ｎ１，Ｎ２が反転して出力トランジスタＴr5，Ｔ
r7がオフされるとともに、出力トランジスタＴr6，Ｔr8
が同時にオンされて出力信号Ｄout が速やかにＬレベル
に引き下げられ、次いで出力トランジスタＴr6がオフさ
れてサイズの小さい出力トランジスタＴr8で出力信号Ｄ
out がＬレベルに維持される。
【００１８】以上のようにこの出力回路では、入力信号
Ｄin，バーＤinが切り替わったとき一時的にＨレベルと
なる制御信号φによりサイズの大きい出力トランジスタ
とサイズの小さい出力トランジスタとが同時にオンされ
て充分な負荷駆動能力が確保され、出力信号Ｄout が切
り替わった後は小さいサイズのトランジスタのみがオン
されて出力信号Ｄout を維持する。
Ｄin，バーＤinが切り替わったとき一時的にＨレベルと
なる制御信号φによりサイズの大きい出力トランジスタ
とサイズの小さい出力トランジスタとが同時にオンされ
て充分な負荷駆動能力が確保され、出力信号Ｄout が切
り替わった後は小さいサイズのトランジスタのみがオン
されて出力信号Ｄout を維持する。
【００１９】従って、このような出力回路が共通のバス
線に接続されている状態でバス競合が発生しても、バス
競合時にはサイズの小さな出力トランジスタのみが動作
している状態であるので、同出力トランジスタが破壊さ
れることはない。
線に接続されている状態でバス競合が発生しても、バス
競合時にはサイズの小さな出力トランジスタのみが動作
している状態であるので、同出力トランジスタが破壊さ
れることはない。
【００２０】
【発明の効果】以上詳述したように、この発明は負荷駆
動能力を低下させることなく出力競合による出力トラン
ジスタの破壊を未然に防止し得る出力回路を提供するこ
とができる優れた効果を発揮する。
動能力を低下させることなく出力競合による出力トラン
ジスタの破壊を未然に防止し得る出力回路を提供するこ
とができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の動作を示す波形図である。
【図４】従来例を示す回路図である。
【符号の説明】 ６ 第一の出力回路 ７ 第二の出力回路 Ｄin 二値入力信号 φ 制御信号 Ｄout 出力信号
Claims (2)
- 【請求項１】 負荷駆動能力の高い第一の出力回路
（６）と、前記第一の出力回路より負荷駆動能力の低い
第二の出力回路（７）とを並列に接続し、前記第一及び
第二の出力回路（６，７）には共通の二値入力信号（Ｄ
in）を入力するとともに各出力回路（６，７）から共通
の二値出力信号（Ｄout ）を出力し、前記第一の出力回
路（６）には前記二値入力信号（Ｄin）の切り替わりに
基づいて一定時間だけ該第一の出力回路（６）を活性化
する制御信号（φ）を入力したことを特徴とする出力回
路。 - 【請求項２】 相補入力信号（Ｄin，バーＤin）を一対
のＮＡＮＤ回路（３ａ，３ｂ）の一方の入力端子にそれ
ぞれ入力し、前記ＮＡＮＤ回路（３ａ，３ｂ）の他方の
入力端子には前記相補入力信号（Ｄin，バーＤin）の切
り替わり時に一定時間だけＨレベルとなる制御信号
（φ）を入力し、前記ＮＡＮＤ回路（３ａ，３ｂ）の出
力信号（Ｎ１，Ｎ２）をインバータ回路（４ａ，４ｂ）
を介してサイズの大きいトーテムポール型出力トランジ
スタ（Ｔr5，Ｔr6）のゲートに入力し、前記ＮＡＮＤ回
路（３ａ，３ｂ）の出力信号（Ｎ１，Ｎ２）は前記制御
信号（φ）がゲートに入力されるトランジスタ（Ｔr9，
Ｔr10 ）及び前記出力信号（Ｎ１，Ｎ２）を反転させた
状態でラッチするラッチ回路（５ａ，５ｂ）を介してサ
イズの小さいトーテムポール型出力トランジスタ（Ｔr
7，Ｔr8）のゲートに入力し、出力トランジスタ（Ｔr
5，Ｔr6）間及び出力トランジスタ（Ｔr7，Ｔr8）間か
ら出力信号（Ｄout ）を出力したことを特徴とする出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271434A JPH05114843A (ja) | 1991-10-18 | 1991-10-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271434A JPH05114843A (ja) | 1991-10-18 | 1991-10-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114843A true JPH05114843A (ja) | 1993-05-07 |
Family
ID=17499975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271434A Pending JPH05114843A (ja) | 1991-10-18 | 1991-10-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021015988A (ja) * | 2018-09-25 | 2021-02-12 | 積水化学工業株式会社 | λ／４型電波吸収体 |
-
1991
- 1991-10-18 JP JP3271434A patent/JPH05114843A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021015988A (ja) * | 2018-09-25 | 2021-02-12 | 積水化学工業株式会社 | λ／４型電波吸収体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000208 |