JPH0511666B2 - - Google Patents
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- JPH0511666B2 JPH0511666B2 JP61203857A JP20385786A JPH0511666B2 JP H0511666 B2 JPH0511666 B2 JP H0511666B2 JP 61203857 A JP61203857 A JP 61203857A JP 20385786 A JP20385786 A JP 20385786A JP H0511666 B2 JPH0511666 B2 JP H0511666B2
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Description
【発明の詳細な説明】
〔概要〕
電源電圧よりも高い出力用電圧を作動信号に従
つて出力する半導体装置であつて、上記高い出力
用電圧を半導体装置内に引き込んでＮ型MISトラ
ンジスタのドレインに印加し、該トランジスタの
ソースを出力とし、さらに、そのトランジスタの
ゲートに前記作動信号を昇圧回路内でクロツク信
号により連続的に昇圧した駆動電圧を印加するこ
とにより、半導体装置内から電源電圧よりも高い
電圧を出力して他の装置を必要とすることなく半
導体装置だけで外部装置の直接駆動を可能とす
る。
つて出力する半導体装置であつて、上記高い出力
用電圧を半導体装置内に引き込んでＮ型MISトラ
ンジスタのドレインに印加し、該トランジスタの
ソースを出力とし、さらに、そのトランジスタの
ゲートに前記作動信号を昇圧回路内でクロツク信
号により連続的に昇圧した駆動電圧を印加するこ
とにより、半導体装置内から電源電圧よりも高い
電圧を出力して他の装置を必要とすることなく半
導体装置だけで外部装置の直接駆動を可能とす
る。
本発明は半導体装置に関し、特に、半導体装置
の電源電圧よりも高い電圧で動作する外部装置を
直接駆動する半導体装置の出力回路に関する。
の電源電圧よりも高い電圧で動作する外部装置を
直接駆動する半導体装置の出力回路に関する。
従来、半導体装置の電源電圧（例えば、5V）
よりも高い電圧（例えば、12V）で動作する螢光
表示管等外部装置は、半導体装置の出力電圧で直
接駆動することができない。
よりも高い電圧（例えば、12V）で動作する螢光
表示管等外部装置は、半導体装置の出力電圧で直
接駆動することができない。
第５図は従来の半導体装置の一例を示す回路図
である。この第５図に示される半導体装置１０１
は、作動信号Vin′がゲートに印加され、電源電圧
Vccがソースに印加され、そして、ドレインが出
力とされたＰチヤネル型MISトランジスタ（Ｐ型
MISトランジスタ）１１１により構成されてい
る。このトランジスタ１１１は、作動信号Vin′が
低レベル（例えば、アース電位0V）のときにス
イツチ・オンとなり、ドレインに印加されている
電源電圧Vccよりトランジスタ１１１の閾値電圧
だけ低い電圧を出力するようになされている。こ
こで、作動信号Vin′は、半導体装１０１内で処理
された信号で、例えば、７セグメントの数字表示
装置に所定の周波数を表示させるための１セグメ
ント分の制御信号である。
である。この第５図に示される半導体装置１０１
は、作動信号Vin′がゲートに印加され、電源電圧
Vccがソースに印加され、そして、ドレインが出
力とされたＰチヤネル型MISトランジスタ（Ｐ型
MISトランジスタ）１１１により構成されてい
る。このトランジスタ１１１は、作動信号Vin′が
低レベル（例えば、アース電位0V）のときにス
イツチ・オンとなり、ドレインに印加されている
電源電圧Vccよりトランジスタ１１１の閾値電圧
だけ低い電圧を出力するようになされている。こ
こで、作動信号Vin′は、半導体装１０１内で処理
された信号で、例えば、７セグメントの数字表示
装置に所定の周波数を表示させるための１セグメ
ント分の制御信号である。
そして、半導体装置１０１の出力は螢光表示管
１０２を駆動するためのNPNトランジスタ１０
４のベースに供給され、トランジスタ１０４のコ
レクタには電源電圧Vccより高い電圧の出力用電
源Vppが印加されている。さらに、トランジスタ
１０４のエミツタは電流制限用抵抗１２１を介し
て螢光表示管１０２の陽極１０２ａに接続され、
また、螢光表示管１０２の陰極１０２ｂは接地さ
れている。ここで、螢光表示管１０２のグリツド
１０２ｃは陰極１０２ｂのフイラメントで発生さ
れた電子を制限するためのものである。また、ト
ランジスタ１０４のエミツタとアースとの間には
プル・ダウン抵抗１０３が設けられている。以上
により、作動信号Vin′に応じた半導体装置１０１
の出力に従つて、トランジスタ１０４のコレクタ
に印加されている出力用電源Vppがエミツタから
出力され、螢光表示管１０２を駆動することにな
る。
１０２を駆動するためのNPNトランジスタ１０
４のベースに供給され、トランジスタ１０４のコ
レクタには電源電圧Vccより高い電圧の出力用電
源Vppが印加されている。さらに、トランジスタ
１０４のエミツタは電流制限用抵抗１２１を介し
て螢光表示管１０２の陽極１０２ａに接続され、
また、螢光表示管１０２の陰極１０２ｂは接地さ
れている。ここで、螢光表示管１０２のグリツド
１０２ｃは陰極１０２ｂのフイラメントで発生さ
れた電子を制限するためのものである。また、ト
ランジスタ１０４のエミツタとアースとの間には
プル・ダウン抵抗１０３が設けられている。以上
により、作動信号Vin′に応じた半導体装置１０１
の出力に従つて、トランジスタ１０４のコレクタ
に印加されている出力用電源Vppがエミツタから
出力され、螢光表示管１０２を駆動することにな
る。
第６図は従来の半導体装置の他の例を示す回路
図である。この第６図に示す半導体装置は、上記
した第５図に示す半導体装置と同じであるが、駆
動用のトランジスタ１０４を外付けする代わりに
負電源１０５を使用して螢光表示管１０２を半導
体装置１０１で直接駆動するものである。
図である。この第６図に示す半導体装置は、上記
した第５図に示す半導体装置と同じであるが、駆
動用のトランジスタ１０４を外付けする代わりに
負電源１０５を使用して螢光表示管１０２を半導
体装置１０１で直接駆動するものである。
半導体装置１０１の出力は電流制限用抵抗１２
１を介して螢光表示管１０２の陽極１０２ａに印
加され、また、螢光表示管１０２の陰極１０２ｂ
には負電源１０４により発生された負電圧（例え
ば、−9V）が印加されている。これにより、陽極
１０２ａと陰極１０２ｂとの間における螢光表示
管１０２の動作電圧が確保され、半導体装置１０
１の出力電圧で螢光表示管１０２を直接駆動する
ことができるようになされている。
１を介して螢光表示管１０２の陽極１０２ａに印
加され、また、螢光表示管１０２の陰極１０２ｂ
には負電源１０４により発生された負電圧（例え
ば、−9V）が印加されている。これにより、陽極
１０２ａと陰極１０２ｂとの間における螢光表示
管１０２の動作電圧が確保され、半導体装置１０
１の出力電圧で螢光表示管１０２を直接駆動する
ことができるようになされている。
上述した従来の半導体装置は、その出力電圧が
螢光表示管等の外部装置の動作電圧よりも低いた
めに、半導体装置だけで外部装置を直接駆動する
ことができない。そのため、第５図に示されるよ
うに、半導体装置１０１の外側に外部装置を駆動
するためのトランジスタ１０４を外付けするか、
または、第６図に示されるように、螢光表示管１
０２（外部装置）専用の負電源１０５を別に設け
なければならない。
螢光表示管等の外部装置の動作電圧よりも低いた
めに、半導体装置だけで外部装置を直接駆動する
ことができない。そのため、第５図に示されるよ
うに、半導体装置１０１の外側に外部装置を駆動
するためのトランジスタ１０４を外付けするか、
または、第６図に示されるように、螢光表示管１
０２（外部装置）専用の負電源１０５を別に設け
なければならない。
すなわち、第５図に示されるように、螢光表示
管１０２の動作電圧を得るために半導体装置１０
１の電源電圧Vccよりも高い出力用電源Vppが印
加された別のトランジスタ１０４を外付けをする
と、そのトランジスタ１０４等を外付けする手間
が必要となり、製造価格の上昇を招くという問題
がある。
管１０２の動作電圧を得るために半導体装置１０
１の電源電圧Vccよりも高い出力用電源Vppが印
加された別のトランジスタ１０４を外付けをする
と、そのトランジスタ１０４等を外付けする手間
が必要となり、製造価格の上昇を招くという問題
がある。
また、第６図に示されるように、螢光表示管１
０２を半導体装置１０１で直接駆動するものでも
専用の負電源１０５を半導体装置１０１とは別に
設けなければならず、費用の高価になる問題があ
る。
０２を半導体装置１０１で直接駆動するものでも
専用の負電源１０５を半導体装置１０１とは別に
設けなければならず、費用の高価になる問題があ
る。
本発明は、上述した従来形の半導体装置に鑑
み、半導体装置の電源電圧よりも高い出力用電圧
を半導体装置内に引き込んでＮ型MISトランジス
タのドレインに印加し、該トランジスタのソース
を出力とし、さらに、そのトランジスタのゲート
に前記作動信号に従つて内部電圧を昇圧回路で昇
圧した駆動電圧を印加することにより、半導体装
置内から電源電圧よりも高い電圧を出力して外部
装置を直接駆動し、また、半導体装置の製造価格
を低減することを目的とする。
み、半導体装置の電源電圧よりも高い出力用電圧
を半導体装置内に引き込んでＮ型MISトランジス
タのドレインに印加し、該トランジスタのソース
を出力とし、さらに、そのトランジスタのゲート
に前記作動信号に従つて内部電圧を昇圧回路で昇
圧した駆動電圧を印加することにより、半導体装
置内から電源電圧よりも高い電圧を出力して外部
装置を直接駆動し、また、半導体装置の製造価格
を低減することを目的とする。
第１図は本発明に係る半導体装置の原理ブロツ
ク図である。
ク図である。
本発明によれば、キヤパシタ手段３１５、第１
および第２のスイツチ手段３１３，３１２、およ
び、第１および第２の抵抗手段３０９，３１１を
備え、クロツク信号CLKおよび作動信号Vinに従
つて電源電圧Vccよりも高い出力用電圧Vppを昇
圧する昇圧回路１２と、ドレインに前記出力用電
圧Vppを印加し、ソースを出力としたＮチヤネル
型MISトランジスタ１１とを具備する半導体装置
であつて、 前記作動信号Vinが所定値であつて、前記クロ
ツク信号CLKが第１のレベルのとき、前記キヤ
パシタ手段３１５の第１の電極Ｎ５に前記第１の
抵抗手段３０９および前記第１のスイツチ手段３
１３を介して前記出力用電圧Vppを印加し、且
つ、該キヤパシタ手段３１５の第２の電極Ｎ４を
前記第２のスイツチ手段３１２を介して接地レベ
ルにして該キヤパシタ手段３１５に電荷を蓄積
し、さらに、前記クロツク信号CLKが第２のレ
ベルのとき、前記キヤパシタ手段３１５の第１の
電極Ｎ５を前記第１のスイツチ手段３１３により
フローテイング状態とし、且つ、該キヤパシタ手
段３１５の第２の電極Ｎ４に前記第２の抵抗手段
３１１を介して前記出力用電圧Vppを印加して前
記キヤパシタ手段３１５の第１の電極Ｎ５の電位
を昇圧し、前記トランジスタ１１のゲートに前記
出力用電圧Vppよりも該トランジスタ１１の閾値
電圧Vth以上高い駆動電圧Vdrを前記クロツク信
号CLKに応じて連続的に印加するようにしたこ
とを特徴とする半導体装置が提供される。
および第２のスイツチ手段３１３，３１２、およ
び、第１および第２の抵抗手段３０９，３１１を
備え、クロツク信号CLKおよび作動信号Vinに従
つて電源電圧Vccよりも高い出力用電圧Vppを昇
圧する昇圧回路１２と、ドレインに前記出力用電
圧Vppを印加し、ソースを出力としたＮチヤネル
型MISトランジスタ１１とを具備する半導体装置
であつて、 前記作動信号Vinが所定値であつて、前記クロ
ツク信号CLKが第１のレベルのとき、前記キヤ
パシタ手段３１５の第１の電極Ｎ５に前記第１の
抵抗手段３０９および前記第１のスイツチ手段３
１３を介して前記出力用電圧Vppを印加し、且
つ、該キヤパシタ手段３１５の第２の電極Ｎ４を
前記第２のスイツチ手段３１２を介して接地レベ
ルにして該キヤパシタ手段３１５に電荷を蓄積
し、さらに、前記クロツク信号CLKが第２のレ
ベルのとき、前記キヤパシタ手段３１５の第１の
電極Ｎ５を前記第１のスイツチ手段３１３により
フローテイング状態とし、且つ、該キヤパシタ手
段３１５の第２の電極Ｎ４に前記第２の抵抗手段
３１１を介して前記出力用電圧Vppを印加して前
記キヤパシタ手段３１５の第１の電極Ｎ５の電位
を昇圧し、前記トランジスタ１１のゲートに前記
出力用電圧Vppよりも該トランジスタ１１の閾値
電圧Vth以上高い駆動電圧Vdrを前記クロツク信
号CLKに応じて連続的に印加するようにしたこ
とを特徴とする半導体装置が提供される。
上述した構成を有する本発明の半導体装置１に
よれば、Ｎチヤネル型MISトランジスタ１１のゲ
ートに印加される駆動電圧Vdrは、作動信号Vin
が所定値のとき内部電圧を昇圧回路１２で出力用
電圧Vppよりもトランジスタ１１の閾値電圧Vth
以上高い電圧にクロツク信号CLKにより連続的
に昇圧されているため、トランジスタ１１のドレ
インに印加された電源電圧Vccよりも高い出力用
電圧Vppは作動信号Vinに従つてトランジスタ１
１のソースからスタテイツクに出力されることに
なる。そして、半導体装置１の電源電圧Vccより
も高い動作電圧（出力用電圧Vppに等しい電圧）
を有する外部装置を他の装置（例えば、駆動トラ
ンジスタ、負電源装置）を必要とすることなく半
導体装置１だけで直接駆動することができる。
よれば、Ｎチヤネル型MISトランジスタ１１のゲ
ートに印加される駆動電圧Vdrは、作動信号Vin
が所定値のとき内部電圧を昇圧回路１２で出力用
電圧Vppよりもトランジスタ１１の閾値電圧Vth
以上高い電圧にクロツク信号CLKにより連続的
に昇圧されているため、トランジスタ１１のドレ
インに印加された電源電圧Vccよりも高い出力用
電圧Vppは作動信号Vinに従つてトランジスタ１
１のソースからスタテイツクに出力されることに
なる。そして、半導体装置１の電源電圧Vccより
も高い動作電圧（出力用電圧Vppに等しい電圧）
を有する外部装置を他の装置（例えば、駆動トラ
ンジスタ、負電源装置）を必要とすることなく半
導体装置１だけで直接駆動することができる。
以下、図面を参照して本発明に係る半導体装置
の一実施例を説明する。
の一実施例を説明する。
第２図は本発明に係る半導体装置の一実施例を
示す回路ブロツク図である。
示す回路ブロツク図である。
本発明に係る半導体装置は、例えば、電子チユ
ーニング方式のカーステレオの周波数を表示する
ための螢光表示管を駆動するために使用されるも
のである。そして、作動信号Vinは、半導体装置
内で処理された信号で、例えば、７セグメントの
数字表示管に所定の周波数を表示させるための１
セグメント分の制御信号である。
ーニング方式のカーステレオの周波数を表示する
ための螢光表示管を駆動するために使用されるも
のである。そして、作動信号Vinは、半導体装置
内で処理された信号で、例えば、７セグメントの
数字表示管に所定の周波数を表示させるための１
セグメント分の制御信号である。
作動信号Vinは、昇圧回路１２の入力として供
給され、この作動信号Vinに従つて内部電圧が昇
圧回路１２によつて出力用電源Vppよりもトラン
ジスタ１１の閾値電圧Vth以上高い電圧に昇圧さ
れる。また、昇圧回路１２には半導体装置１の電
源電圧Vccだけでなく、出力用電圧Vppも印加さ
れており、さらに、昇圧回路１２における昇圧動
作を行うためのクロツクCLKも印加されている。
ここで、内部電圧は半導体装置１の電源電圧Vcc
を使用してもよいが、昇圧回路１２における昇圧
量を考慮すると電源電圧Vccよりも高い電圧の出
力用電源Vppの方が好ましい。
給され、この作動信号Vinに従つて内部電圧が昇
圧回路１２によつて出力用電源Vppよりもトラン
ジスタ１１の閾値電圧Vth以上高い電圧に昇圧さ
れる。また、昇圧回路１２には半導体装置１の電
源電圧Vccだけでなく、出力用電圧Vppも印加さ
れており、さらに、昇圧回路１２における昇圧動
作を行うためのクロツクCLKも印加されている。
ここで、内部電圧は半導体装置１の電源電圧Vcc
を使用してもよいが、昇圧回路１２における昇圧
量を考慮すると電源電圧Vccよりも高い電圧の出
力用電源Vppの方が好ましい。
作動信号Vinに従つて内部電圧を昇圧回路１２
で昇圧して得られる駆動電圧Vdrは、半導体装置
１内に形成された外部装置を駆動するためのＮチ
ヤネル型MISトランジスタ（Ｎ型MISトランジス
タ）１１のゲートに印加されている。トランジス
タ１１のドレインには半導体装置１の電源電圧
Vccよりも高い電圧の出力用電圧Vppが印加さ
れ、また、トランジスタ１１のソースは半導体装
置１の出力SEGとされるとともに、プル・ダウ
ン抵抗１３を介して接地されている。このプル・
ダウン抵抗１３は、トランジスタ１１と同様に半
導体装置１内に形成されていて、半導体装置１の
外部にプル・ダウン抵抗を取付けなくてもよいよ
うになされている。
で昇圧して得られる駆動電圧Vdrは、半導体装置
１内に形成された外部装置を駆動するためのＮチ
ヤネル型MISトランジスタ（Ｎ型MISトランジス
タ）１１のゲートに印加されている。トランジス
タ１１のドレインには半導体装置１の電源電圧
Vccよりも高い電圧の出力用電圧Vppが印加さ
れ、また、トランジスタ１１のソースは半導体装
置１の出力SEGとされるとともに、プル・ダウ
ン抵抗１３を介して接地されている。このプル・
ダウン抵抗１３は、トランジスタ１１と同様に半
導体装置１内に形成されていて、半導体装置１の
外部にプル・ダウン抵抗を取付けなくてもよいよ
うになされている。
半導体装置１の出力SEG、すなわち、トラン
ジスタ１１のソースは電流制限用抵抗２１を介し
て螢光表示管２の陽極２ａに接続され、また、螢
光表示管２の陰極２ｂは接地されている。ここ
で、螢光表示管２のグリツド２ｃは陰極２ｂのフ
イラメントで発生された電子を制限するためのも
のである。このように、作動信号Vinに応じて昇
圧回路１２で昇圧された駆動電圧Vdrはトランジ
スタ１１のゲートに印加され、この駆動電圧Vdr
に従つて、トランジスタ１１のドレインに印加さ
れている出力用電圧Vppはトランジスタ１１のソ
ースから半導体装置１の出力SEGとして出力さ
れる。すなわち、駆動電圧Vdrは昇圧回路１２に
よつて出力用電源Vppよりもトランジスタ１１の
閾値電圧Vth以上高い電圧に昇圧されているた
め、この昇圧された駆動電圧Vdrがトランジスタ
１１のゲートに印加されると、トランジスタ１１
はスイツチ・オンとなるが、このときトランジス
タ１１のドレインに印加されている出力用電圧
Vppは低下することなくそのままトランジスタ１
１のソースから半導体装置１の出力SEGとして
出力され、螢光表示管２が出力用電圧Vppでスタ
テイツクに駆動されることになる。このように、
半導体装置１の電源電圧Vccよりも高い動作電圧
（出力用電圧Vppに等しい電圧）を有する螢光表
示管２を他の装置を必要とすることなく半導体装
置１だけで直接駆動することができる。
ジスタ１１のソースは電流制限用抵抗２１を介し
て螢光表示管２の陽極２ａに接続され、また、螢
光表示管２の陰極２ｂは接地されている。ここ
で、螢光表示管２のグリツド２ｃは陰極２ｂのフ
イラメントで発生された電子を制限するためのも
のである。このように、作動信号Vinに応じて昇
圧回路１２で昇圧された駆動電圧Vdrはトランジ
スタ１１のゲートに印加され、この駆動電圧Vdr
に従つて、トランジスタ１１のドレインに印加さ
れている出力用電圧Vppはトランジスタ１１のソ
ースから半導体装置１の出力SEGとして出力さ
れる。すなわち、駆動電圧Vdrは昇圧回路１２に
よつて出力用電源Vppよりもトランジスタ１１の
閾値電圧Vth以上高い電圧に昇圧されているた
め、この昇圧された駆動電圧Vdrがトランジスタ
１１のゲートに印加されると、トランジスタ１１
はスイツチ・オンとなるが、このときトランジス
タ１１のドレインに印加されている出力用電圧
Vppは低下することなくそのままトランジスタ１
１のソースから半導体装置１の出力SEGとして
出力され、螢光表示管２が出力用電圧Vppでスタ
テイツクに駆動されることになる。このように、
半導体装置１の電源電圧Vccよりも高い動作電圧
（出力用電圧Vppに等しい電圧）を有する螢光表
示管２を他の装置を必要とすることなく半導体装
置１だけで直接駆動することができる。
従来の螢光表示管２をダイナミツクに動作させ
る方法では−35Vという大電圧を印加していた
が、本発明ではクロツク信号にて連続的に昇圧さ
せることで、12Vという比較的低い電圧を螢光表
示管２に連続的に印加させスタテイツク動作を可
能にしている。
る方法では−35Vという大電圧を印加していた
が、本発明ではクロツク信号にて連続的に昇圧さ
せることで、12Vという比較的低い電圧を螢光表
示管２に連続的に印加させスタテイツク動作を可
能にしている。
第３図は第２図中の昇圧回路の一例を示す回路
図である。
図である。
作動信号Vinは、電源電圧Vccとアースとの間
に形成されたＰチヤネル型MISトランジスタ（Ｐ
型MISトランジスタ）３０１およびＮ型MISトラ
ンジスタ３０２で構成される。CMISインバータ
回路１の入力に印加され、また、インバータ回
路１の出力は、ノードＮ１で電源電圧Vccとア
ースとの間に形成されたＰ型MISトランジスタ３
０３およびＮ型MISトランジスタ３０４で構成さ
れるCMISインバータ回路２および２入力ナン
ド回路NA１の一方の入力に接続されている。こ
の２入力ナンド回路NA１は、電源電圧Vccとア
ースとの間に直列に接続されたＰ型MISトランジ
スタ３０５、Ｎ型MISトランジスタ３０６および
３０７で構成され、該２入力ナンド回路NA１の
他方の入力にはクロツク信号CLKが印加されて
いる。このクロツク信号CLKは、電源電圧Vccが
そのソースに印加されているＰ型MISトランジス
タ３０８のゲートにも印加されている。このトラ
ンジスタ３０８のドレインはノードＮ３において
２入力ナンド回路NA１の出力に接続されてい
る。
に形成されたＰチヤネル型MISトランジスタ（Ｐ
型MISトランジスタ）３０１およびＮ型MISトラ
ンジスタ３０２で構成される。CMISインバータ
回路１の入力に印加され、また、インバータ回
路１の出力は、ノードＮ１で電源電圧Vccとア
ースとの間に形成されたＰ型MISトランジスタ３
０３およびＮ型MISトランジスタ３０４で構成さ
れるCMISインバータ回路２および２入力ナン
ド回路NA１の一方の入力に接続されている。こ
の２入力ナンド回路NA１は、電源電圧Vccとア
ースとの間に直列に接続されたＰ型MISトランジ
スタ３０５、Ｎ型MISトランジスタ３０６および
３０７で構成され、該２入力ナンド回路NA１の
他方の入力にはクロツク信号CLKが印加されて
いる。このクロツク信号CLKは、電源電圧Vccが
そのソースに印加されているＰ型MISトランジス
タ３０８のゲートにも印加されている。このトラ
ンジスタ３０８のドレインはノードＮ３において
２入力ナンド回路NA１の出力に接続されてい
る。
CMISインバータ回路１２の出力は、ノードＮ
２でそのソースが接地されたＮ型MISトランジス
タ３１０および３１６のゲートにそれぞれ接続さ
れている。トランジスタ３１０のドレインは、そ
の一端が出力用電圧Vppに接続された抵抗（第１
の抵抗手段）３０９の他端および低閾値電圧のＮ
型MISトランジスタ（第１のスイツチ手段）３１
３のソースに接続されている。また、トランジス
タ３１６のドレインは低閾値電圧のＮ型MISトラ
ンジスタ３１４のソースに接続され、このトラン
ジスタ３１４のソースが昇圧回路１２の出力、す
なわち、駆動電圧VdrとしてＮ型MISトランジス
タ１１のゲートに印加されることになる。ここ
で、低閾値電圧のＮ型MISトランジスタ３１４は
ダイオードとして作用するものである。
２でそのソースが接地されたＮ型MISトランジス
タ３１０および３１６のゲートにそれぞれ接続さ
れている。トランジスタ３１０のドレインは、そ
の一端が出力用電圧Vppに接続された抵抗（第１
の抵抗手段）３０９の他端および低閾値電圧のＮ
型MISトランジスタ（第１のスイツチ手段）３１
３のソースに接続されている。また、トランジス
タ３１６のドレインは低閾値電圧のＮ型MISトラ
ンジスタ３１４のソースに接続され、このトラン
ジスタ３１４のソースが昇圧回路１２の出力、す
なわち、駆動電圧VdrとしてＮ型MISトランジス
タ１１のゲートに印加されることになる。ここ
で、低閾値電圧のＮ型MISトランジスタ３１４は
ダイオードとして作用するものである。
前記２入力ナンド回路NA１の出力はソースが
接地されたＮ型MISトランジスタ（第２のスイツ
チ手段）３１２のゲートに接続されている。ま
た、トランジスタ３１２のドレインは、ノードＮ
４（Ｎ型デプレツシヨンMISトランジスタ（キヤ
パシタ手段）３１５の第２の電極）においてその
一端が出力用電圧Vppに接続された抵抗（第２の
抵抗手段）３１１の他端およびＮ型デプレツシヨ
ンMISトランジスタ（キヤパシタ手段）３１５の
ソースとドレインに接続されている。そして、デ
プレツシヨントランジスタ３１５のゲートは、ノ
ードＮ５（キヤパシタ手段３１５の第１の電極）
において低閾値電圧（例えば、0.1V±0.2V）の
Ｎ型MISトランジスタ３１３のドレンおよび低閾
値電圧のＮ型MISトランジスタ３１４のゲートと
ソースに接続されている。ここで、デプレツシヨ
ントランジスタ３１５は、キヤパシタとして使用
するものである。
接地されたＮ型MISトランジスタ（第２のスイツ
チ手段）３１２のゲートに接続されている。ま
た、トランジスタ３１２のドレインは、ノードＮ
４（Ｎ型デプレツシヨンMISトランジスタ（キヤ
パシタ手段）３１５の第２の電極）においてその
一端が出力用電圧Vppに接続された抵抗（第２の
抵抗手段）３１１の他端およびＮ型デプレツシヨ
ンMISトランジスタ（キヤパシタ手段）３１５の
ソースとドレインに接続されている。そして、デ
プレツシヨントランジスタ３１５のゲートは、ノ
ードＮ５（キヤパシタ手段３１５の第１の電極）
において低閾値電圧（例えば、0.1V±0.2V）の
Ｎ型MISトランジスタ３１３のドレンおよび低閾
値電圧のＮ型MISトランジスタ３１４のゲートと
ソースに接続されている。ここで、デプレツシヨ
ントランジスタ３１５は、キヤパシタとして使用
するものである。
第４図は第３図の昇圧回路における各部位の波
形図である。
形図である。
第４図を参照して第３図の回路動作を説明す
る。まず、作動信号Vinが高レベル（例えば、
5V）のとき、これは半導体装置１の出力SEGの
低レベルとして外部装置である螢光表示管２を駆
動しない状態であるが、インバータ回路１の出
力であるノードＮ１は、反転されて低レベル（例
えば、0V）となりインバータ回路Ｉ２の入力お
よび２入力ナンド回路NA１の一方の入力に印加
される。インバータ回路２の出力であるノード
Ｎ２は、さらに反転されて高レベルとなりトラン
ジスタ３１０および３１６のゲートにそれぞれ印
加され、トランジスタ３１０および３１６はスイ
ツチ・オンとなる。これにより、トランジスタ３
１０のドレインに接続された低閾値電圧のＰ型
MISトランジスタ３１３のソースは低レベルとな
り、また、低閾値電圧のトランジスタ３１３のゲ
ートは出力用電圧Vppが印加されているため、該
低閾値電圧のトランジスタ３１３はスイツチ・オ
ンとなりノードＮ５は低レベルとなる。また、ト
ランジスタ３１６のスイツチ・オンにより昇圧回
路１２の出力である駆動電圧Vdrも低レベルとな
り、Ｎ型MISトランジスタ１１はスイツチ・オフ
状態を維持することになる。
る。まず、作動信号Vinが高レベル（例えば、
5V）のとき、これは半導体装置１の出力SEGの
低レベルとして外部装置である螢光表示管２を駆
動しない状態であるが、インバータ回路１の出
力であるノードＮ１は、反転されて低レベル（例
えば、0V）となりインバータ回路Ｉ２の入力お
よび２入力ナンド回路NA１の一方の入力に印加
される。インバータ回路２の出力であるノード
Ｎ２は、さらに反転されて高レベルとなりトラン
ジスタ３１０および３１６のゲートにそれぞれ印
加され、トランジスタ３１０および３１６はスイ
ツチ・オンとなる。これにより、トランジスタ３
１０のドレインに接続された低閾値電圧のＰ型
MISトランジスタ３１３のソースは低レベルとな
り、また、低閾値電圧のトランジスタ３１３のゲ
ートは出力用電圧Vppが印加されているため、該
低閾値電圧のトランジスタ３１３はスイツチ・オ
ンとなりノードＮ５は低レベルとなる。また、ト
ランジスタ３１６のスイツチ・オンにより昇圧回
路１２の出力である駆動電圧Vdrも低レベルとな
り、Ｎ型MISトランジスタ１１はスイツチ・オフ
状態を維持することになる。
一方、クロツク信号CLKがそのゲートに印加
されているトランジスタ３０７はクロツク信号
CLKが高レベルのときだけスイツチ・オンとな
り、また、トランジスタ３０８はクロツク信号
CLKが低レベルのときだけスイツチ・オンとな
るが、作動信号Vinが高レベルのときは２入力ナ
ンド回路NA１の一方の入力であるノードＮ１は
常に低レベルとなるので、その他方の入力である
トランジスタ３０７のゲートに高レベルのクロツ
ク信号CLKが印加されると、該２入力ナンド回
路NA１の出力であるノードＮ３は常に高レベル
となる。このノードＮ３は、作動信号Vinが低レ
ベルで且つクロツク信号CLKが高レベルのとき
だけ低レベルとなる。ノードＮ３がそのゲートに
接続されたトランジスタ３１２は、ノードＮ３が
高レベルのときスイツチ・オンとなり、トランジ
スタ３１２のドレインであるノードＮ４は低レベ
ルとなる。従つて、デプレツシヨントランジスタ
３１５のソースおよびドレインは低レベルとな
り、また、デプレツシヨントランジスタ３１５の
ゲートも低レベルとなるので、電荷が蓄積される
ことはない。
されているトランジスタ３０７はクロツク信号
CLKが高レベルのときだけスイツチ・オンとな
り、また、トランジスタ３０８はクロツク信号
CLKが低レベルのときだけスイツチ・オンとな
るが、作動信号Vinが高レベルのときは２入力ナ
ンド回路NA１の一方の入力であるノードＮ１は
常に低レベルとなるので、その他方の入力である
トランジスタ３０７のゲートに高レベルのクロツ
ク信号CLKが印加されると、該２入力ナンド回
路NA１の出力であるノードＮ３は常に高レベル
となる。このノードＮ３は、作動信号Vinが低レ
ベルで且つクロツク信号CLKが高レベルのとき
だけ低レベルとなる。ノードＮ３がそのゲートに
接続されたトランジスタ３１２は、ノードＮ３が
高レベルのときスイツチ・オンとなり、トランジ
スタ３１２のドレインであるノードＮ４は低レベ
ルとなる。従つて、デプレツシヨントランジスタ
３１５のソースおよびドレインは低レベルとな
り、また、デプレツシヨントランジスタ３１５の
ゲートも低レベルとなるので、電荷が蓄積される
ことはない。
次に、作動信号Vinが低レベル（所定値：例え
ば、0V）のとき、これは半導体装置１の出力
SEGを出力用電圧Vpp（例えば、12V）として外
部装置である螢光表示管２を駆動する状態である
が、インバータ回路１の出力であるノードＮ１
は、反転されて高レベルとなりインバータ回路
２の入力および２入力ナンド回路NA１の一方の
入力に印加される。インバータ回路２の出力で
あるノードＮ２は、さらに反転されて低レベルと
なりトランジスタ３１０および３１６のゲートに
それぞれ印加される。これにより、トランジスタ
３１０および３１６はスイツチ・オフとなり、低
閾値電圧のトランジスタ３１３はスイツチ・オン
となる。そして、トランジスタ３１３のドレイン
であるノードＮ５には、出力用電圧Vppが抵抗３
０９およびトランジスタ３１３を介して供給され
る。このとき、トランジスタ３１３は他のトラン
ジスタ３１０等に比較して低閾値電圧を有するの
で、ノードＮ５の電位は出力用電圧Vppとほぼ等
しくなる。
ば、0V）のとき、これは半導体装置１の出力
SEGを出力用電圧Vpp（例えば、12V）として外
部装置である螢光表示管２を駆動する状態である
が、インバータ回路１の出力であるノードＮ１
は、反転されて高レベルとなりインバータ回路
２の入力および２入力ナンド回路NA１の一方の
入力に印加される。インバータ回路２の出力で
あるノードＮ２は、さらに反転されて低レベルと
なりトランジスタ３１０および３１６のゲートに
それぞれ印加される。これにより、トランジスタ
３１０および３１６はスイツチ・オフとなり、低
閾値電圧のトランジスタ３１３はスイツチ・オン
となる。そして、トランジスタ３１３のドレイン
であるノードＮ５には、出力用電圧Vppが抵抗３
０９およびトランジスタ３１３を介して供給され
る。このとき、トランジスタ３１３は他のトラン
ジスタ３１０等に比較して低閾値電圧を有するの
で、ノードＮ５の電位は出力用電圧Vppとほぼ等
しくなる。
一方、トランジスタ３０７および３０８のゲー
トにはクロツク信号CLKが印加されているが、
このクロツク信号CLKが低レベル（第１のレベ
ル）のとき、トランジスタ３０７はスイツチ・オ
フ状態、また、トランジスタ３０８はスイツチ・
オン状態であるので、作動信号Vinのレベルに関
係なくノードＮ３は高レベルとなる。従つて、ト
ランジスタ３１２のドレインであるノードＮ４は
低レベル（接地レベル）となり、デプレツシヨン
トランジスタ３１５のソースおよびドレインは低
レベルとなる。このとき、デプレツシヨントラン
ジスタ３１５のゲートであるノードＮ５には、抵
抗３０９およびトランジスタ３１３を介してほぼ
出力用電圧Vppが供給されているため、デプレツ
シヨントランジスタ３１５のソース（およびドレ
イン）とゲートとの間には電荷が蓄積されること
になる。
トにはクロツク信号CLKが印加されているが、
このクロツク信号CLKが低レベル（第１のレベ
ル）のとき、トランジスタ３０７はスイツチ・オ
フ状態、また、トランジスタ３０８はスイツチ・
オン状態であるので、作動信号Vinのレベルに関
係なくノードＮ３は高レベルとなる。従つて、ト
ランジスタ３１２のドレインであるノードＮ４は
低レベル（接地レベル）となり、デプレツシヨン
トランジスタ３１５のソースおよびドレインは低
レベルとなる。このとき、デプレツシヨントラン
ジスタ３１５のゲートであるノードＮ５には、抵
抗３０９およびトランジスタ３１３を介してほぼ
出力用電圧Vppが供給されているため、デプレツ
シヨントランジスタ３１５のソース（およびドレ
イン）とゲートとの間には電荷が蓄積されること
になる。
さらに、クロツク信号CLKが低レベルから高
レベルに変化すると（クロツク信号CLKが高レ
ベル（第２のレベル）のとき）、トランジスタ３
０７がスイツチ・オン、また、トランジスタ３０
８がスイツチ・オフとなり、２入力ナンド回路
NA１の出力であるノードＮ３は低レベルとな
る。そのため、トランジスタ３１２は、スイツ
チ・オフとなり、トランジスタ３１２のドレイン
であるノードＮ４には、抵抗３１１を介して出力
用電圧Vppが供給され、デプレツシヨントランジ
スタ３１５の共通接続されたソースとドレインの
電位は上昇され、電荷が蓄積されているデプレツ
シヨントランジスタ３１５のゲートの電位も上昇
する。このとき、トランジスタ３１３の閾値電圧
は低い（例えば、0.1V±0.2V）ため、トランジ
スタ３１３のゲートに印加されている出力用電圧
Vppよりもトランジスタ３１３のドレインである
ノードＮ５の電位が高くなるのでと直ちにカツ
ト・オフし、ノードＮ５はフローテイング状態と
なる。この結果、ノードＮ５の電位は、出力用電
圧Vpp（例えば、12V）よりも高く、（例えば、
18V）昇圧されることになり、トランジスタ３１
４を介して外部装置を駆動するためのＮ型MISト
ランジスタ１１がほぼ出力用電圧Vppで駆動され
ることになる。この状態で、ノードＮ５の電位が
駆動電圧Vdrよりも低くなると、トランジスタ３
１４の閾値電圧も低いため直ちにカツト・オフし
て駆動電圧Vdrの電圧を維持するようになされて
いる。
レベルに変化すると（クロツク信号CLKが高レ
ベル（第２のレベル）のとき）、トランジスタ３
０７がスイツチ・オン、また、トランジスタ３０
８がスイツチ・オフとなり、２入力ナンド回路
NA１の出力であるノードＮ３は低レベルとな
る。そのため、トランジスタ３１２は、スイツ
チ・オフとなり、トランジスタ３１２のドレイン
であるノードＮ４には、抵抗３１１を介して出力
用電圧Vppが供給され、デプレツシヨントランジ
スタ３１５の共通接続されたソースとドレインの
電位は上昇され、電荷が蓄積されているデプレツ
シヨントランジスタ３１５のゲートの電位も上昇
する。このとき、トランジスタ３１３の閾値電圧
は低い（例えば、0.1V±0.2V）ため、トランジ
スタ３１３のゲートに印加されている出力用電圧
Vppよりもトランジスタ３１３のドレインである
ノードＮ５の電位が高くなるのでと直ちにカツ
ト・オフし、ノードＮ５はフローテイング状態と
なる。この結果、ノードＮ５の電位は、出力用電
圧Vpp（例えば、12V）よりも高く、（例えば、
18V）昇圧されることになり、トランジスタ３１
４を介して外部装置を駆動するためのＮ型MISト
ランジスタ１１がほぼ出力用電圧Vppで駆動され
ることになる。この状態で、ノードＮ５の電位が
駆動電圧Vdrよりも低くなると、トランジスタ３
１４の閾値電圧も低いため直ちにカツト・オフし
て駆動電圧Vdrの電圧を維持するようになされて
いる。
さらに、トランジスタ１１のゲート電位Vdrは
リーク電流により低下するが、本発明ではクロツ
ク信号CLKにてＮ４を一定間隔で低→高レベル
とすることでVdrはVinが低レベルである間連続
的に昇圧されることになる。
リーク電流により低下するが、本発明ではクロツ
ク信号CLKにてＮ４を一定間隔で低→高レベル
とすることでVdrはVinが低レベルである間連続
的に昇圧されることになる。
以上の昇圧回路１２の説明において、駆動電圧
Vdrは作動信号Vinに従つて出力用電圧Vppを昇
圧するようになされているが、出力用電圧Vppの
代わりに電源電圧Vccを使用することもできる。
この場合には、電源電圧Vccを一層昇圧しなけれ
ばならないため、例えば、昇圧を２段階以上とす
る必要がある。
Vdrは作動信号Vinに従つて出力用電圧Vppを昇
圧するようになされているが、出力用電圧Vppの
代わりに電源電圧Vccを使用することもできる。
この場合には、電源電圧Vccを一層昇圧しなけれ
ばならないため、例えば、昇圧を２段階以上とす
る必要がある。
このようにして得られた駆動電圧Vdrは、その
ゲートに出力用電圧Vppが印加されているＮ型
MISトランジスタ１１のゲートに印加されること
になるが、この駆動電圧Vdrは出力用電圧Vppよ
りもそのトランジスタ１１の閾値電圧Vth以上高
く昇圧されていて、これにより、トランジスタ１
１のソースから出力用電圧Vpp（半導体装置１の
出力SEG）を出力するようになされている。こ
の出力SEGにより、螢光表示管２等の電源電圧
Vccよりも高い出力用電圧Vppで動作する外部装
置を直接駆動することができる。
ゲートに出力用電圧Vppが印加されているＮ型
MISトランジスタ１１のゲートに印加されること
になるが、この駆動電圧Vdrは出力用電圧Vppよ
りもそのトランジスタ１１の閾値電圧Vth以上高
く昇圧されていて、これにより、トランジスタ１
１のソースから出力用電圧Vpp（半導体装置１の
出力SEG）を出力するようになされている。こ
の出力SEGにより、螢光表示管２等の電源電圧
Vccよりも高い出力用電圧Vppで動作する外部装
置を直接駆動することができる。
以上詳述したように、本発明に係る半導体装置
は、半導体装置の電源電圧よりも高い出力用電圧
を半導体装置内に引き込んでＮ型MISトランジス
タのドレインに印加し、該トランジスタのソース
を出力とし、さらに、そのトランジスタのゲート
に前記作動信号を昇圧回路で昇圧した駆動電圧を
印加することにより、半導体装置内から電源電圧
よりも高い電圧を出力して他の装置を必要とする
ことなく外部装置を直接駆動することができる。
は、半導体装置の電源電圧よりも高い出力用電圧
を半導体装置内に引き込んでＮ型MISトランジス
タのドレインに印加し、該トランジスタのソース
を出力とし、さらに、そのトランジスタのゲート
に前記作動信号を昇圧回路で昇圧した駆動電圧を
印加することにより、半導体装置内から電源電圧
よりも高い電圧を出力して他の装置を必要とする
ことなく外部装置を直接駆動することができる。
第１図は本発明に係る半導体装置の原理ブロツ
ク図、第２図は本発明に係る半導体装置の一実施
例を示す回路ブロツク図、第３図は第２図中の昇
圧回路の一例を示す回路図、第４図は第３図の昇
圧回路における各部位の波形図、第５図は従来の
半導体装置の一例を示す回路図、第６図は従来の
半導体装置の他の例を示す回路図である。 １……Ｎ型MISトランジスタ、２……螢光表示
管、１１……Ｎ型MISトランジスタ、１２……昇
圧回路、１３……プル・ダウン抵抗、２１……電
流制限用抵抗、Vin……作動信号、Vcc……電源
電圧、Vpp……出力用電圧、Vdr……駆動電圧、
Va……内部電圧、CLK……クロツク信号、SEG
……半導体装置の出力。
ク図、第２図は本発明に係る半導体装置の一実施
例を示す回路ブロツク図、第３図は第２図中の昇
圧回路の一例を示す回路図、第４図は第３図の昇
圧回路における各部位の波形図、第５図は従来の
半導体装置の一例を示す回路図、第６図は従来の
半導体装置の他の例を示す回路図である。 １……Ｎ型MISトランジスタ、２……螢光表示
管、１１……Ｎ型MISトランジスタ、１２……昇
圧回路、１３……プル・ダウン抵抗、２１……電
流制限用抵抗、Vin……作動信号、Vcc……電源
電圧、Vpp……出力用電圧、Vdr……駆動電圧、
Va……内部電圧、CLK……クロツク信号、SEG
……半導体装置の出力。
Claims (1)
- 【特許請求の範囲】 １ キヤパシタ手段３１５、第１および第２のス
イツチ手段３１３，３１２、および、第１および
第２の抵抗手段３０９，３１１を備え、クロツク
信号CLKおよび作動信号Vinに従つて電源電圧
Vccよりも高い出力用電圧Vppを昇圧する昇圧回
路１２と、ドレインに前記出力用電圧Vppを印加
し、ソースを出力としたＮチヤネル型MISトラン
ジスタ１１とを具備する半導体装置であつて、 前記作動信号Vinが所定値であつて、前記クロ
ツク信号CLKが第１のレベルのとき、前記キヤ
パシタ手段３１５の第１の電極Ｎ５に前記第１の
抵抗手段３０９および前記第１のスイツチ手段３
１３を介して前記出力用電圧Vppを印加し、且
つ、該キヤパシタ手段３１５の第２の電極Ｎ４を
前記第２のスイツチ手段３１２を介して接地レベ
ルにして該キヤパシタ手段３１５に電荷を蓄積
し、さらに、前記クロツク信号CLKが第２のレ
ベルのとき、前記キヤパシタ手段３１５の第１の
電極Ｎ５を前記第１のスイツチ手段３１３により
フローテイング状態とし、且つ、該キヤパシタ手
段３１５の第２の電極Ｎ４に前記第２の抵抗手段
３１１を介して前記出力用電圧Vppを印加して前
記キヤパシタ手段３１５の第１の電極Ｎ５の電位
を昇圧し、前記トランジスタ１１のゲートに前記
出力用電圧Vppよりも該トランジスタ１１の閾値
電圧Vth以上高い駆動電圧Vdrを前記クロツク信
号CLKに応じて連続的に印加するようにしたこ
とを特徴とする半導体装置。 ２ 前記Ｎチヤネル型MISトランジスタ１１のソ
ースとアースとの間にプル・ダウン抵抗１３を設
けた特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203857A JPS6360552A (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203857A JPS6360552A (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360552A JPS6360552A (ja) | 1988-03-16 |
| JPH0511666B2 true JPH0511666B2 (ja) | 1993-02-16 |
Family
ID=16480844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203857A Granted JPS6360552A (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360552A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH621917B (fr) * | 1977-06-27 | Centre Electron Horloger | Dispositif integre de commande. |
-
1986
- 1986-09-01 JP JP61203857A patent/JPS6360552A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360552A (ja) | 1988-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |