JPS6360552A

JPS6360552A - 半導体装置

Info

Publication number: JPS6360552A
Application number: JP61203857A
Authority: JP
Inventors: Satoru Masaki; 正木　悟; Toshiki Ishii; 利樹石井
Original assignee: Fujitsu Ltd; Fujitsu Micom System Co Ltd
Current assignee: Fujitsu Ltd; Fujitsu Micom System Co Ltd
Priority date: 1986-09-01
Filing date: 1986-09-01
Publication date: 1988-03-16
Also published as: JPH0511666B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕電源電圧よりも高い出力用電圧を作動信号に従って出力
する半導体装置であって、上記高い出力用電圧を半導体
装置内に引き込んでＮ型ＭＩＳ）ランジスタのドレイン
に印加し、該トランジスタのソースを出力とし、さらに
、そのトランジスタのゲートに前記作動信号を昇圧回路
内でクロック信号により連続的に昇圧した駆動電圧を印
加することにより、半導体装置内から電源電圧よりも高
い電圧を出力して他の装置を必要とすることなく半導体
装置だけで外部装置の直接駆動を可能とする。

〔産業上の利用分野〕

本発明は半導体装置に関し、特に、半導体装置の電源電
圧よりも高い電圧で動作する外部装置を直接駆動する半
導体装置の出力回路に関する。

〔従来の技術〕

従来、半導体装置の電源電圧（例えば、５Ｖ）よりも高
い電圧（例えば、１２■）で動作する螢光表示管等の外
部装置は、半導体装置の出力電圧で直接駆動することが
できない。

第５図は従来の半導体装置の一例を示す回路図である。

この第５図に示される半導体装置１０１は、作動信号Ｖ
　ｉｎ’がゲートに印加され、電源電圧Ｖｃｃがソース
に印加され、そして、ドレインが出力とされたＰ型ＭＩ
Ｓ）ランジスタ１１１により構成されている。このトラ
ンジスタ１１１は、作動信号Ｖ　ｉｎ’が低レベル（例
えば、アース電位ＯＶ）のときにスイッチ・オンとなり
、ドレインに印加されている電源電圧Ｖｃｃよりトラン
ジスタ１１１の閾値電圧だけ低い電圧を出力するように
なされている。ここで、作動信号Ｖ　ｉｎ’　は、半導
体装置１０１内で処理された信号で、例えば、７セグメ
ントの数字表示装置に所定の周波数を表示させるための
１セグメント分の制御信号である。

そして、半導体装置１０１の出力は螢光表示管１０２を
駆動するためのＮＰＮ　）ランジスタ１０４のベースに
供給され、トランジスタ１０４のコレクタには電源電圧
Ｖｃｃより高い電圧の出力用電源ｖｐｐが印加されてい
る。さらに、トランジスタ１０４のエミッタは電流制限
用抵抗１２１を介して螢光表示管１０２の陽極１０２ａ
に接続され、また、螢光表示管１０２の陰極１０２ｂは
接地されている。ここで、螢光表示管１０２のグリッド
１０２Ｃは陰極１０２ｂのフィラメントで発生された電
子を制限するためのものである。また、トランジスタ１
０４のエミッタとアースとの間にはプル・ダウン抵抗１
０３が設けられている。以上により、作動信号Ｖｉｎ”
に応じた半導体装置】０１の出力に従って、トランジス
タ１０４のコレクタに印加されている出力用電源■ρｐ
がエミッタから出力され、螢光表示管１０２を駆動する
ことになる。

第６図は従来の半導体装置の他の例を示す回路図である
。この第６図に示す半導体装置は、上記した第５図に示
す半導体装置と同じであるが、駆動用のトランジスタ１
０４を外付けする代わりに負電源１０５を使用して螢光
表示管１０２を半導体装置１０１で直接駆動するもので
ある。

半導体装置１０１の出力は電流制限用抵抗１２１を介し
て螢光表示管１０２の陽極１０２ａに印加され、また、
螢光表示管１０２の陰極１０２ｂには負電源１０４によ
り発生された負電圧（例えば、−９■）が印加されてい
る。これにより、陽極１０２ａと陰極１０２ｂとの間に
おける螢光表示管１０２の動作電圧が確保され、半導体
装置１０１の出力電圧で螢光表示管１０２を直接駆動す
ることができるようになされている。

〔発明が解決しようとする問題点〕

上述した従来の半導体装置は、その出力電圧が螢光表示
管等の外部装置の動作電圧よりも低いために、半導体装
置だけで外部装置を直接駆動することができない。その
ため、第５図に示されるように、半導体装置１０１の外
側に外部装置を駆動するためのトランジスタ１０４を外
付けするか、または、第６図に示されるように、螢光表
示管１０２（外部装置）専用の負電源１０５を別に設け
なければならない。

すなわち、第５図に示されるように、螢光表示管１０２
の動作電圧を得るために半導体装置１０】の電源電圧Ｖ
ＣＣよりも高い出力用７ｒｉ源ｖｐｐが印加された別の
トランジスタ１０４を外付けをすると、そのトランジス
タ１０４等を外付けする手間が必要となり、製造価格の
上昇を招くという問題がある。

また、第６図に示されるように、螢光表示管１０２を半
導体装置１０１で直接駆動するものでも専用の負電源１
０５を半導体装置１０１とは別に設けなければならず、
費用の面で高価になる問題がある。

本発明は、上述した従来形の半導体装置に鑑み、半導体
装置の電源電圧よりも高い出力用電圧を半導体装置内に
引き込んでＮ型ＭＩＳＩ−ランジスタのドレインに印加
し、該トランジスタのソースを出力とし、さらに、その
トランジスタのゲートに前記作動信号に従って内部電圧
を昇圧回路で昇圧した駆動電圧を印加することにより、
半導体装置内から電源電圧よりも高い電圧を出力して外
部装置を直接駆動し、また、半導体装置の製造価格を低
減することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明に係る半導体装置の原理ブロック図であ
る。

本発明によれば、電源電圧Ｖｃｃよりも高い出力用電圧
ｖｐｐを作動信号Ｖｉｎに従って出力する半導体装置１
であって、ドレインに前記出力用電圧■ｐｐを印加し、
ソースを出力としたＮ型ＭＩＳ）ランシタ１１と、前記
作動信号Ｖｉｎが所定値のとき内部電圧Ｖａをクロック
信号ＣＬＫにより連続的に昇圧し、前記トランジスタ１
１のゲートに前記出力用電圧ｖｐｐよりも該トランジス
タ１１の閾値電圧ｖｔｈ以上高い駆動電圧Ｖｄｒを印加
する昇圧回路１２と、を具備する半導体装置１が提供さ
れる。

ここで、内部電圧Ｖａは半導体装置１に印加された電圧
、例えば、出力用電圧Ｖｐｌ）もしくは電源電圧Ｖｃｃ
を用いる。

〔作　用〕

上述した構成を有する本発明の半導体装置１によれば、
Ｎ型ＭＩＳトランシタ１１のゲートに印加される駆動電
圧Ｖｄｒは、作動信号Ｖｉｎが所定値のとき内部電圧を
昇圧回路１２で出力用電圧ｖｐｐよりもトランジスタ１
１の閾値電圧ｖｔｈ以上高い電圧にクロック信号ＣＬＫ
により連続的に昇圧されているため、トランシタ１１の
ドレインに印加された電′ｔＡ電圧Ｖｃｃよりも高い出
力用電圧ｖｐｐは作動信号Ｖｉｎに従ってトランジスタ
１１のソースからスタティックに出力されることになる
。そして、半導体装置１の電源電圧Ｖｃｃよりも高い動
作電圧（出力用電圧Ｖｌ）りに等しい電圧）を有する外
部装置を他の装置（例えば、駆動トランジスタ、負電源
装置）を必要とすることなく半導体装置１だけで直接駆
動することができる。

〔実施例］以下、図面を参照して本発明に係る半導体装置の一実施
例を説明する。

第２図は本発明に係る半導体装置の一実施例を示す回路
ブロック図である。

本発明に係る半導体装置は、例えば、電子チューニング
方式のカーステレオの周波数を表示するための螢光表示
管を駆動するために使用されるものである。そして、作
動信号Ｖｉｎは、半導体装置内で処理された信号で、例
えば、７セグメントの数字表示管に所定の周波数を表示
させるための１セグメント分の制御信号である。

作動信号Ｖｉｎは、昇圧回路１２の入力として供給され
、この作動信号Ｖｉｎに従って内部電圧が昇圧回路１２
によって出力用電源ｖｐｐよりもトランジスタ１１の閾
値電圧ｖｔｈ以上高い電圧に昇圧される。また、昇圧回
路１２には半導体装Ｍｌの電源電圧Ｖｃｃだけでなく、
出力用電圧ｖｐｐも印加されており、さらに、昇圧回路
１２における昇圧動作を行うためのクロックＣＬＫも印
加されている。

ここで、内部電圧は半導体装置１の電源電圧Ｖｃｃを使
用してもよいが、昇圧回路２における昇圧量を考慮する
と電源電圧Ｖｃｃよりも高い電圧の出力用電源ｖｐｐの
方が好ましい。

作動信号Ｖｉｎに従って内部電圧を昇圧回路１２で昇圧
して得られる駆動電圧Ｖｄｒは、半導体装置１内に形成
された外部装置を駆動するためのＮ型ＭＩＳトランジス
タ１１のゲートに印加されている。トランジスタ１１の
ドレインには半導体装置１の電源電圧Ｖｃｃよりも高い
電圧の出力用電圧Ｖｐｌ）が印加され、また、トランジ
スタ１１のソースは半導体装置Ｉの出力ＳＥＧとされる
とともに、プル・ダウン抵抗１３を介して接地されてい
る。

このプル・ダウン抵抗１３は、トランジスタ１１と同様
に半導体装置１内に形成されていて、半導体装置１の外
部にプル・ダウン抵抗を取付けなくてもよいようになさ
れている。

半導体装置１の出力ＳＥＧ、すなわち、トランジスタ１
１のソースは電流制限用抵抗２１を介して螢光表示管２
の陽極２ａに接続され、また、螢光表示管２の陰極２ｂ
は接地されている。ここで、螢光表示管２のグリッド２
Ｃは陰極２ｂのフィラメントで発生された電子を制限す
るためのものである。このように、作動信号Ｖｉｎに応
じて昇圧回路１２で昇圧された駆動電圧Ｖｄｒはトラン
ジスタ１１のゲートに印加され、この駆動電圧Ｖｄｒに
従って、トランジスタ１１のドレインに印加されている
出力用電圧Ｖｌ）ｌ）はトランジスタ１１のソースから
半導体装置ｌの出力ＳＥＧとして出力される。

すなわち、駆動電圧Ｖｄｒは昇圧回路１２によって出力
用電源Ｖｌ）Ｉ）よりもトランジスタ１１の閾値電圧ｖ
ｔｈ以上高い電圧に昇圧されているため、この昇圧され
た駆動電圧Ｖｄｒがトランジスタ１１のゲートに印加さ
れると、トランジスタ１１はスイッチ・オンとなるが、
このときトランジスタ１１のドレインに印加されている
出力用電圧ｖｐｐは低下することなくそのままトランジ
スタ１１のソースから半導体装置１の出力ＳＥＧとして
出力され、螢光表示管２が出力用電圧ｖｐｐでスタティ
ックに駆動されることになる。このように、半導体装置
１の電源電圧Ｖｃｃよりも高い動作電圧（出力用電圧Ｖ
ｌ）ｐに等しい電圧）を有する螢光表示管２を他の装置
を必要とすることなく半導体装置１だけで直接駆動する
ことができる。

従来の螢光表示管２をダイナミックに動作させる方法で
は一３５Ｖという大電圧を印加していたが、本発明では
クロック信号にて連続的に昇圧させることで、１２Ｖと
いう比較的低い電圧を螢光表示管２に連続的に印加させ
スタティック動作を可能にしている。

第３図は第２図中の昇圧回路の一例を示す回路図である
。

作動信号Ｖｉｎは、電源電圧Ｖｃｃとアースとの間に形
成されたＰ型ＭＩＳトランジスタ３０１およびＮ型ＭＩ
ＳＩ−ランジスタ３０２で構成されるＣＭＩＳインバー
タ回路■１の入力に印加され、また、インバータ回路■
１の出力は、ノードＮ１で電源電圧Ｖｃｃとアースとの
間に形成されたＰ型ＭＩＳＩ−ランジスタ３０３および
Ｎ型ＭＩＳトランジスタ３０４で構成されるＣＭＩＳイ
ンバータ回路■回路上２２人力ナンド回路ＮＡＩの一方
の入力に接続されている。この２人力ナンド回路ＮＡＩ
は、電源電圧Ｖｃｃとアースとの間に直列に接続された
Ｐ型ＭＩＳ）ランジスタ３０５、Ｎ型ＭＩＳＩ−ランジ
スタ３０６および３０７で構成され、該２人力ナンド回
路ＮＡＩの他方の入力にはクロック信号ＣＬＫが印加さ
れている。このクロ・ツク信号ＣＬＫは、電源電圧Ｖｃ
ｃがそのソースに印加されているＰ型ＭＩＳＩ−ランジ
スタ３０８のゲートにも印加されている。このトランジ
スタ３０８のドレインはノードＮ３において２人力ナン
ド回路ＮＡＩの出力に接続されている。

ＣＭｒＳインバータ回路■２の出力は、ノードＮ２でそ
のソースが接地されたＮ型ＭＩＳ）ランジスタ３１０お
よび３１６のゲートにそれぞれ接続されている。トラン
ジスタ３１０のドレインは、その一端が出力用電圧Ｖｌ
）ｌ）に接続された抵抗３０９の他端および低閾値電圧
のＮ型Ｍｉｓ）ランジスタ３１３のソースに接続されて
いる。また、トランジスタ３１６のドレインは低閾値電
圧のＮ型Ｍ■Ｓトランジスタ３１４のソースに接続され
、このトランジスタ３１４のソースが昇圧回路１２の出
力、すなわち、駆動電圧ＶｄｒとしてＮ型ＭＩＳトラン
ジスタ１１のゲートに印加されることになる。ここで、
低閾値電圧のＮ型ＭＩＳ）ランジスタ３１４はダイオー
ドとして作用するものである。

前記２人力ナンド回路ＮＡＩの出力はソースが接地され
たＮ型ＭＩＳ）ランジスタ３１２のゲートに接続されて
いる。また、トランジスタ３１２のドレインは、ノード
Ｎ４においてその一端が出力用電圧Ｖ１１＋）に接続さ
れた抵抗３１１の他端およびＮ型デプレッションＭＩＳ
Ｉ−ランジスタ３１５のソースとドレインに接続されて
いる。そして、デプレッショントランジスタ３１５のゲ
ートは、ノードＮ５において低閾値電圧（例えば、０．
１Ｖ±０．２Ｖ）のＮ型ＭＩＳ）ランジスタ３１３のド
レインおよび低閾値電圧のＮ型Ｍｉｓトランジスタ３１
４のゲートとソースに接続されている。ここで、デプレ
ッショントランジスタ３１５は、キャパシタとして使用
するものである。

第４図は第３図の昇圧回路における各部位の波形図であ
る。

第４図を参照して第３図の回路動作を説明する。

まず、作動信号Ｖｉｎが高レベル（例えば、５Ｖ）のと
き、これは半導体装置１の出力ＳＥＧを低レベルとして
外部装置である螢光表示管２を駆動しない状態であるが
、インバータ回路■１の出力であるノードＮｌは、反転
されて低レベル（例えば、ＯＶ）となりインバータ回路
！２の入力および２人力ナンド回路ＮＡＩの一方の入力
に印加される。

インバータ回路Ｉ２の出力であるノードＮ２は、さらに
反転されて高レベルとなりトランジスタ３１０および３
１６のゲートにそれぞれ印加され、トランジスタ３１０
および３１６はスイッチ・オンとなる。これにより、ト
ランジスタ３１０のドレインに接続された低閾値電圧の
Ｐ型Ｍｉｓ）ランジスタ３１３のソースは低レベルとな
り、また、低閾値電圧のトランジスタ３１３のゲートは
出力用電圧ｖｐｐが印加されているため、該低量（１ｉ
！電圧のトランジスタ３１３はスイッチ・オンとなりノ
ードＮ５は低レベルとなる。また、トランジスタ３１６
のスイッチ・オンにより昇圧回路１２の出力である駆動
電圧Ｖｄｒも低レベルとなり、Ｎ型Ｍ■Ｓトランジスタ
１１はスイッチ・オフ状態を維持することになる。

一方、クロック信号ＣＬＫがそのゲートに印加されてい
るトランジスタ３０７はクロック信号ＣＬＫが高レベル
のときだけスイッチ・オンとなり、また、トランジスタ
３０８はクロック信号ＣＬＫが低レベルのときだけスイ
ッチ・オンとなるが、作動信号Ｖｉｎが高レベルのとき
は２人力ナンド回路ＮＡＩの一方の入力であるノードＮ
１は常に低レベルとなるので、その他方の入力であるト
ランジスタ３０７のゲートに高レベルのクロック信号Ｃ
ＬＫが印加されると、該２人力ナンド回路ＮＡＩの出力
であるノードＮ３は常に高レベルとなる。このノードＮ
３は、作動信号Ｖｉｎが低レベルで且つクロック信号Ｃ
ＬＫが高レベルのときだけ低レベルとなる。ノードＮ３
がそのゲートに接続されたトランジスタ３１２は、ノー
ドＮ３が高レベルのときスイッチ・オンとなり、トラン
ジスタ３１２のドレインであるノードＮ４は低レベルと
なる。従って、デプレッショントランジスタ３１５のソ
ースおよびドレインは低レベルとなり、また、デプレッ
ショントランジスタ３１５のゲートも低レベルとなるの
で、電荷が蓄積されることはない。

次に、作動信号Ｖｉｎが低レベル（例えば、ＯＶ）のと
き、これは半導体装置１の出力ＳＥＧを出力用電圧Ｖｐ
ｐ（例えば、１２■）として外部装置である螢光表示管
２を駆動する状態であるが、インバータ回路１１の出力
であるノードＮ１は、反転されて高レベルとなりインバ
ータ回路Ｉ２の入力および２人力ナンド回路ＮＡＩの一
方の入力に印加される。インバータ回路■２の出力であ
るノー）’　Ｎ　２　ハ、さらに反転されて低レベルと
なりトランジスタ３１０および３１６のゲートにそれぞ
れ印加される。これにより、トランジスタ３１０および
３１６はスイッチ・オフとなり、低閾値電圧のトランジ
スタ３１３はスイッチ・オンとなる。

そして、トランジスタ３１３のドレインであるノードＮ
５には、出力用電圧ｖｐｐが抵抗３０９およびトランジ
スタ３１３を介して供給される。このとき、トランジス
タ３１３は他のトランジスタ３１０等に比較して低閾値
電圧を存するので、ノードＮ５の電位は出力用電圧Ｖｐ
Ｉ）とほぼ等しくなる。

一方、トランジスタ３０７および３０８のゲートにはク
ロック信号ＣＬＫが印加されているが、このクロック信
号ＣＬＫが低レベルのとき、トランジスタ３０７はスイ
ッチ・オフ状態、また、トランジスタ３０８はスイッチ
・オン状態であるので、作動信号Ｖｉｎのレベルに関係
なくノードＮ３は高レベルとなる。従って、トランジス
タ３１２のドレインであるノードＮ４は低レベルとなり
、デプレッショントランジスタ３１５のソースおよびド
レインは低レベルとなる。このとき、デプレッショント
ランジスタ３１５のゲートであるノードＮ５には、抵抗
３０９およびトランジスタ３１３を介してほぼ出力用電
圧ｖｐｐが供給されているため、デプレッショントラン
ジスタ３１５のソース（およびドレイン）とゲートとの
間には電荷が蓄積されることになる。

さらに、クロック信号ＣＬＫが低レベルから高レベルに
変化すると、トランジスタ３０７がスイ・ノチ・オン、
また、トランジスタ３０８がスイッチ・オフとなり、２
人カナンド回路ＮＡＩの出力であるノードＮ３は低レベ
ルとなる。そのため、トランジスタ３１２は、スイッチ
・オフとなり、トランジスタ３１２のドレインであるノ
ードＮ４には、抵抗３１１を介して出力用電圧ｖｐｐが
供給され、デプレッショントランジスタ３１５の共通接
続されたソースとドレインの電位は上昇され、電荷が蓄
積されているデプレッショントランジスタ３１５のゲー
トの電位も上昇する。このとき、トランジスタ３１３の
閾値電圧は低い（例えば、０．１■±０．２Ｖ）ため、
トランジスタ３１３のゲートに印加されている出力用電
圧Ｖｌ）ｐよりもトランジスタ３１３のドレインである
ノードＮ５の電位が高くなるのでと直ちにカット・オフ
し、ノードＮ５はフローティング状態となる。この結果
、ノードＮ５の電位は、出力用電圧Ｖｐｐ（例えば、１
２Ｖ）よりも高く　（例えば、１８Ｖ）昇圧されること
になり、トランジスタ３１４を介して外部装置を駆動す
るためのＮ型ＭＩｓトランジスタ１１がほぼ出力用電圧
ｖｐｐで駆動されることになる。この状態で、ノードＮ
５の電位が駆動電圧Ｖｄｒよりも低くなると、トランジ
スタ３１４の閾値電圧も低いため直ちにカット・オフし
て駆動電圧Ｖｄｒの電圧を維持するようになされている
。

さらに、トランジスタ１１のゲート電位Ｖｄｒはリーク
電流により低下するが、本発明ではクロック信号ＣＬＫ
にてＮ４を一定間隔で低−高レベルとすることでＶｄｒ
はＶｉｎが低レベルである間連続的に昇圧されることに
なる。

以上の昇圧回路１２の説明において、駆動電圧Ｖｄｒは
作動信号Ｖｉｎに従って出力用電圧ｖｐｐを昇圧するよ
うになされているが、出力用電圧Ｖｌ）Ｐの代わりに電
源電圧Ｖｃｃを使用することもできる。

この場合には、電源電圧Ｖｃｃを一層昇圧しなければな
らないため、例えば、昇圧を２段階以上とする必要があ
る。

このようにして得られた駆動電圧Ｖｄｒは、そのゲート
に出力用電圧ｖｐｐが印加されているＮ型ＭＩＳ）ラン
ジスタ１１のゲートに印加されることになるが、この駆
動電圧Ｖｄｒは出力用電圧■ｐｐよりもそのトランジス
タ１１の閾値電圧ｖｔｈ以上高く昇圧されていて、これ
により、トランジスタ１工のソースから出力用電圧Ｖｐ
ｐ（半導体装置Ｉの出力５ＥＧ）を出力するようになさ
れている。

この出力ＳＥＣにより、螢光表示管２等の電源電圧Ｖｃ
ｃよりも高い出力用電圧ｖｐｐで動作する外部装置を直
接駆動することができる。

〔発明の効果〕

以上詳述したように、本発明に係る半導体装置は、半導
体装置の電源電圧よりも高い出力用電圧を半導体装置内
に引き込んでＮ型Ｍｉｓ）ランジスタのドレインに印加
し、該トランジスタのソースを出力とし、さらに、その
トランジスタのゲートに前記作動信号を昇圧回路で昇圧
した駆動電圧を印加することにより、半導体装置内から
電源電圧よりも高い電圧を出力して他の装置を必要とす
ることなく外部装置を直接駆動することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の原理ブロック図、第２図は本発明に係る半導体装置の一実施例を示す回路
ブロック図、第３図は第２図中の昇圧回路の一例を示す回路図、第４図は第３図の昇圧回路における各部位の波形図、第５図は従来の半導体装置の一例を示す回路図、第６図
は従来の半導体装置の他の例を示す回路間である。１・・・Ｎ型ＭＩＳ）ランジスタ、２・・・螢光表示管、１１・・・Ｎ型ＭｒＳ）ランジスタ、１２・・・昇圧回路、１３・・・プル・ダウン抵抗、２１・・・電流制限用抵抗、Ｖｉｎ・・・作動信号、Ｖｃｃ・・・電源電圧、ｖｐｐ・・・出力用電圧、Ｖｄｒ・・・駆動電圧、Ｖａ・・・内部電圧、ＣＬＫ・・・クロック信号、ＳＥＧ・・・半導体装置の出力。本発明に係６半導体装置の原理プ０７り図第１図１・・・半導体装置１１・・・　Ｎ型λｌｌ５）ランジスタ■λｎ・・・作
動信号Ｖｃｃ・・・電源電圧Ｖａ・・・　内部電圧ＣＬに・・・　クロック信号一実施例を示す回路ブロック図ＣＬに・・・　クロック信号ＳＥＧ・・半導体装置の出力１０３・・・　プル・ダウン抵抗＋０４・・・ＮＰＮ）ランジスタ１１１・・・Ｐ型Ｍｉ５）ランジスタ１２１・・・電流制限用抵抗Ｖｍ・・・作動信号従来の半導体装置の一１７１Ｊを示す回路図第５コ

Claims

【特許請求の範囲】１、電源電圧（Ｖｃｃ）よりも高い出力用電圧（Ｖｐｐ
）を作動信号（Ｖｉｎ）に従って出力する半導体装置で
あって、ドレインに前記出力用電圧（Ｖｐｐ）を印加し、ソース
を出力としたＮ型ＭＩＳトランジタ（１１）と、前記作動信号（Ｖｉｎ）が所定値のとき内部電圧（Ｖａ
）をクロック信号（ＣＬＫ）により連続的に昇圧し、前
記トランジスタ（１１）のゲートに前記出力用電圧（Ｖ
ｐｐ）よりも該トランジスタ（１１）の閾値電圧（Ｖｔ
ｈ）以上高い駆動電圧（Ｖｄｒ）を印加する昇圧回路（
１２）と、を具備する半導体装置。２、前記内部電圧（Ｖａ）は、前記出力用電圧（Ｖｐｐ
）である特許請求の範囲第１項に記載の半導体装置。３、前記内部電圧（Ｖａ）は、前記電源電圧（Ｖｃｃ）
である特許請求の範囲第１項に記載の半導体装置。４、前記Ｎ型ＭＩＳトランジスタ（１１）のソースとア
ースとの間にプル・ダウン抵抗（１３）を設けた特許請
求の範囲第１項に記載の半導体装置。