JPH0512133A - メモリ診断方式 - Google Patents
メモリ診断方式Info
- Publication number
- JPH0512133A JPH0512133A JP3161309A JP16130991A JPH0512133A JP H0512133 A JPH0512133 A JP H0512133A JP 3161309 A JP3161309 A JP 3161309A JP 16130991 A JP16130991 A JP 16130991A JP H0512133 A JPH0512133 A JP H0512133A
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- memory
- data
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Abstract
(57)【要約】
【目的】 本発明は、少なくとも、演算機構(ALU) とメ
モリとから構成されるシステムにおけるメモリ診断方式
に関し、メモリの診断速度を高速化することを目的とす
る。 【構成】 複数の繰り返しデータパターンのライト／リ
ードで、メモリの診断を行う方式であって、上記複数の
データパターンをメモリの全てのアドレスにライトし
た後、該メモリの内容を読み出し、上記複数の次のデー
タパターンと演算を行い、該演算結果を該メモリの全
てのアドレスに書き込むことを、複数のデータパターン
について繰り返した後、該メモリの全てのアドレスの
内容を読み出して、特定のデータパターンが書き込ま
れていることをチェックするように構成する。
モリとから構成されるシステムにおけるメモリ診断方式
に関し、メモリの診断速度を高速化することを目的とす
る。 【構成】 複数の繰り返しデータパターンのライト／リ
ードで、メモリの診断を行う方式であって、上記複数の
データパターンをメモリの全てのアドレスにライトし
た後、該メモリの内容を読み出し、上記複数の次のデー
タパターンと演算を行い、該演算結果を該メモリの全
てのアドレスに書き込むことを、複数のデータパターン
について繰り返した後、該メモリの全てのアドレスの
内容を読み出して、特定のデータパターンが書き込ま
れていることをチェックするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも、演算機構
(ALU) とメモリとから構成されるシステムにおけるメモ
リ診断方式に関する。
(ALU) とメモリとから構成されるシステムにおけるメモ
リ診断方式に関する。
【０００２】最近の半導体技術の著しい進歩に伴い、例
えば、コンピユータシステムのメモリ容量が増大してい
る。従って、ユーザで稼働中のコンピユータシステムに
電源を投入したときに行うプリケア診断 (初期診断) に
要する時間が増大する動向にあり、できる限り、短い時
間で該プリケア診断 (初期診断) を終了して、ユーザが
使用できる状態になることが要求される。
えば、コンピユータシステムのメモリ容量が増大してい
る。従って、ユーザで稼働中のコンピユータシステムに
電源を投入したときに行うプリケア診断 (初期診断) に
要する時間が増大する動向にあり、できる限り、短い時
間で該プリケア診断 (初期診断) を終了して、ユーザが
使用できる状態になることが要求される。
【０００３】
【従来の技術】図３〜図５は、従来のメモリ診断方式を
説明する図であり、図３は構成例を示し、図４，図５は
動作フローを示している。
説明する図であり、図３は構成例を示し、図４，図５は
動作フローを示している。
【０００４】従来のメモリ診断方式においては、例え
ば、２バイト／語のデータを記憶するメモリ 2に対し
て、例えば、“５５５５”(16 進数：以下略），“ＡＡ
ＡＡ”，“ＡＢＡＢ”の３通りのデータパターン’
で、該メモリ 2の各ビット (但し、１バイト毎にパリテ
ィビットを持つ）の“０”及び“１”のテストを行うこ
とができる。
ば、２バイト／語のデータを記憶するメモリ 2に対し
て、例えば、“５５５５”(16 進数：以下略），“ＡＡ
ＡＡ”，“ＡＢＡＢ”の３通りのデータパターン’
で、該メモリ 2の各ビット (但し、１バイト毎にパリテ
ィビットを持つ）の“０”及び“１”のテストを行うこ
とができる。
【０００５】即ち、図４，図５に示した動作フローにお
いて、図３に示した図示されていないプロセッサ(CPU)
の内部レジスタ(REG) 11よりメモリ 2に対して、データ
パターン“５５５５”をメモリ 2のテスト対象領域の全
てのアドレスにライトする。｛図４の処理ステップ 10
0,101参照｝次に、該テスト対象領域の全てのアドレス
のデータをリードして、例えば、プロセッサ(CPU) の内
部レジスタ(REG) 11に読み込み、上記ライトしたデータ
パターン“５５５５”と一致することをチェックし、違
っていれば、エラー処理に移る。データが正しければ、
アドレスを更新しながら、テスト対象領域の全てについ
て上記と同じことを繰り返す。｛図４の処理ステップ 1
02〜104 参照｝同様にして、データパターン“ＡＡＡ
Ａ”，“ＡＢＡＢ”について、同じ処理を繰り返す。
｛図４，図５の処理ステップ 105〜114 参照｝上記デー
タパターン‘５５５５”と“ＡＡＡＡ”により、各ビッ
トの“０”“１”テストができ、次のデータパターン
“ＡＢＡＢ”により、バイト毎に設けられているパリテ
ィビットを反転して、該パリティビットのチェックを行
うことができる。
いて、図３に示した図示されていないプロセッサ(CPU)
の内部レジスタ(REG) 11よりメモリ 2に対して、データ
パターン“５５５５”をメモリ 2のテスト対象領域の全
てのアドレスにライトする。｛図４の処理ステップ 10
0,101参照｝次に、該テスト対象領域の全てのアドレス
のデータをリードして、例えば、プロセッサ(CPU) の内
部レジスタ(REG) 11に読み込み、上記ライトしたデータ
パターン“５５５５”と一致することをチェックし、違
っていれば、エラー処理に移る。データが正しければ、
アドレスを更新しながら、テスト対象領域の全てについ
て上記と同じことを繰り返す。｛図４の処理ステップ 1
02〜104 参照｝同様にして、データパターン“ＡＡＡ
Ａ”，“ＡＢＡＢ”について、同じ処理を繰り返す。
｛図４，図５の処理ステップ 105〜114 参照｝上記デー
タパターン‘５５５５”と“ＡＡＡＡ”により、各ビッ
トの“０”“１”テストができ、次のデータパターン
“ＡＢＡＢ”により、バイト毎に設けられているパリテ
ィビットを反転して、該パリティビットのチェックを行
うことができる。
【０００６】
【発明が解決しようとする課題】然しながら、上記従来
のメモリ診断方式においては、各データパターン毎に、
メモリのテスト対象領域の全アドレスについて、ライト
→リード→一致テストの動作となる為、メモリ容量が増
大してくると、該メモリの診断にかかる時間が膨大にな
ってくるという問題があった。
のメモリ診断方式においては、各データパターン毎に、
メモリのテスト対象領域の全アドレスについて、ライト
→リード→一致テストの動作となる為、メモリ容量が増
大してくると、該メモリの診断にかかる時間が膨大にな
ってくるという問題があった。
【０００７】本発明は上記従来の欠点に鑑み、各データ
パターンによるメモリのテスト (診断) に必要な時間を
より少なくするような、メモリ診断方式を提供すること
を目的とするものである。
パターンによるメモリのテスト (診断) に必要な時間を
より少なくするような、メモリ診断方式を提供すること
を目的とするものである。
【０００８】
【課題を解決するための手段】図１は本発明の原理構成
図である。上記の問題点は下記のように構成したメモリ
診断方式によって解決される。
図である。上記の問題点は下記のように構成したメモリ
診断方式によって解決される。
【０００９】少なくとも、演算機構(ALU) 10と、メモリ
2とを備えたシステムにおいて、複数の繰り返しデータ
パターンのライト／リードで、上記メモリ 2の診断を
行う方式であって、上記複数のデータパターンを、該
メモリ 2の全てのアドレスにライトした後、該メモリ 2
の内容を読み出し、上記複数の次のデータパターンと
上記演算機構(ALU) 10で演算を行い、該演算結果を該メ
モリ 2の全てのアドレスに書き込むことを、上記複数の
データパターンについて繰り返した後、該メモリ 1の
全てのアドレスの内容を読み出して、特定のデータパタ
ーンが書き込まれていることをチェックするように構
成する。
2とを備えたシステムにおいて、複数の繰り返しデータ
パターンのライト／リードで、上記メモリ 2の診断を
行う方式であって、上記複数のデータパターンを、該
メモリ 2の全てのアドレスにライトした後、該メモリ 2
の内容を読み出し、上記複数の次のデータパターンと
上記演算機構(ALU) 10で演算を行い、該演算結果を該メ
モリ 2の全てのアドレスに書き込むことを、上記複数の
データパターンについて繰り返した後、該メモリ 1の
全てのアドレスの内容を読み出して、特定のデータパタ
ーンが書き込まれていることをチェックするように構
成する。
【００１０】
【作用】即ち、本発明においては、少なくとも、演算機
構(ALU) 10と、メモリ 2とを備えたシステムにおいて、
複数の繰り返しデータパターンのライト／リードで、
上記メモリ 2の診断を行う方式において、あるデータパ
ターン“５５５５”を、該メモリの全アドレスに書き
込み、次に、該メモリの全アドレスに、例えば、加算命
令を発行して、特定のデータパターン“５５５５”と
加算した結果（“ＡＡＡＡ”）を、該メモリの全アドレ
スに書き込むことにより、従来方式の、あるデータパタ
ーン“５５５５”を、該メモリの全アドレスに書き込
み、それを、読み出してチェックした後、次のデータパ
ターン“ＡＡＡＡ”を、該メモリの全アドレスに書き
込んだ結果と、上記加算命令による書き込み結果とが、
該メモリから見たとき同じ結果であることに着目して、
複数の特定のデータパターンとの、例えば、加算を繰
り返した後の、最後の加算結果の、該メモリの記憶内容
と、該加算結果データ（特定のデータパターンとなっ
ている）とのチェックを行うことにより、従来方式で必
要であった、メモリの全アドレスについてリードした結
果と、書き込みデータパターンとのチェックに必要な
ステップを無くするようにしたものであるので、メモリ
診断を高速化することができ、当該システムのメモリの
容量が大きくなっても、該システムの初期診断の時間を
必要最小限に抑えることがてきる効果がある。
構(ALU) 10と、メモリ 2とを備えたシステムにおいて、
複数の繰り返しデータパターンのライト／リードで、
上記メモリ 2の診断を行う方式において、あるデータパ
ターン“５５５５”を、該メモリの全アドレスに書き
込み、次に、該メモリの全アドレスに、例えば、加算命
令を発行して、特定のデータパターン“５５５５”と
加算した結果（“ＡＡＡＡ”）を、該メモリの全アドレ
スに書き込むことにより、従来方式の、あるデータパタ
ーン“５５５５”を、該メモリの全アドレスに書き込
み、それを、読み出してチェックした後、次のデータパ
ターン“ＡＡＡＡ”を、該メモリの全アドレスに書き
込んだ結果と、上記加算命令による書き込み結果とが、
該メモリから見たとき同じ結果であることに着目して、
複数の特定のデータパターンとの、例えば、加算を繰
り返した後の、最後の加算結果の、該メモリの記憶内容
と、該加算結果データ（特定のデータパターンとなっ
ている）とのチェックを行うことにより、従来方式で必
要であった、メモリの全アドレスについてリードした結
果と、書き込みデータパターンとのチェックに必要な
ステップを無くするようにしたものであるので、メモリ
診断を高速化することができ、当該システムのメモリの
容量が大きくなっても、該システムの初期診断の時間を
必要最小限に抑えることがてきる効果がある。
【００１１】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の原理構成図であるり、図２
は本発明の一実施例を流れ図で示した図である。上記の
問題点は下記の如くに構成したメモリ診断方式によって
解決される。
る。前述の図１は、本発明の原理構成図であるり、図２
は本発明の一実施例を流れ図で示した図である。上記の
問題点は下記の如くに構成したメモリ診断方式によって
解決される。
【００１２】本発明においては、特定のデータパターン
を、診断対象のメモリ 2の全アドレスに書き込んだ
後、該メモリ 2の全アドレスに対して、例えば、加算命
令を発行して、該メモリ 2の内容を読み出し、該読み出
したデータに、特定のデータパターンを、演算機構(A
LU) 10で加算した結果を書き込むことを、複数のデータ
パターンについて行い、最終の加算結果データを、全
アドレスについて読み出し、特定のデータパターンと
照合してチェックする手段が本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。
を、診断対象のメモリ 2の全アドレスに書き込んだ
後、該メモリ 2の全アドレスに対して、例えば、加算命
令を発行して、該メモリ 2の内容を読み出し、該読み出
したデータに、特定のデータパターンを、演算機構(A
LU) 10で加算した結果を書き込むことを、複数のデータ
パターンについて行い、最終の加算結果データを、全
アドレスについて読み出し、特定のデータパターンと
照合してチェックする手段が本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。
【００１３】以下、図１を参照しながら、図２の流れ図
により、本発明のメモリ診断方式を説明する。本発明に
おいては、例えば、プロセッサ内部の演算機構(ALU) 10
を使用して、メモリ 2に演算結果データをライトするこ
とを特徴としている。
により、本発明のメモリ診断方式を説明する。本発明に
おいては、例えば、プロセッサ内部の演算機構(ALU) 10
を使用して、メモリ 2に演算結果データをライトするこ
とを特徴としている。
【００１４】先ず、従来技術の同じように、図示されて
いないプロセッサの内部レジスタ(REG) 11より、特定の
データパターン“５５５５”の繰り返しデータパター
ンを、テスト対象領域の全アドレスにライトする。（図
２の処理ステップ 200,201参照)本発明においては、こ
の時点で、該ライトしたデータパターンのチェックを行
わないで、上記プロセッサ内部の演算機構(ALU) 10を使
用して、該テスト対象の全てに、例えば、“５５５５”
のデータを加算する。（図２の処理ステップ 202,203参
照)ここで、テストプログラムからは、テスト対象領域
に対して、加算命令が実行されることになるが、該プロ
セッサとメモリ 2の動作としては、例えば、メモリ2→
プロセッサのワークレジスタ(REG) 11への読み出し, プ
ロセッサの演算機構(ALU) 10での加算, 加算結果→メモ
リ 2への書き込み動作が実行される。
いないプロセッサの内部レジスタ(REG) 11より、特定の
データパターン“５５５５”の繰り返しデータパター
ンを、テスト対象領域の全アドレスにライトする。（図
２の処理ステップ 200,201参照)本発明においては、こ
の時点で、該ライトしたデータパターンのチェックを行
わないで、上記プロセッサ内部の演算機構(ALU) 10を使
用して、該テスト対象の全てに、例えば、“５５５５”
のデータを加算する。（図２の処理ステップ 202,203参
照)ここで、テストプログラムからは、テスト対象領域
に対して、加算命令が実行されることになるが、該プロ
セッサとメモリ 2の動作としては、例えば、メモリ2→
プロセッサのワークレジスタ(REG) 11への読み出し, プ
ロセッサの演算機構(ALU) 10での加算, 加算結果→メモ
リ 2への書き込み動作が実行される。
【００１５】即ち、先ず、メモリ 2からプロセッサ内部
のワークレジスタ(REG) 11に“５５５５”がリードされ
る。次に、該プロセッサ内部の演算機構(ALU) 10で“５
５５５”のデータが加算され、“ＡＡＡＡ”のデータと
なる。そして、プロセッサ内部の演算機構(ALU) 10から
メモリ 2に対して、該“ＡＡＡＡ”のデータがライトさ
れる。ここで、若し、メモリのリードデータに誤りがあ
れば、メモリ 2へのライト時に、上記“ＡＡＡＡ”でな
いデータがメモリに書き込まれることになる。
のワークレジスタ(REG) 11に“５５５５”がリードされ
る。次に、該プロセッサ内部の演算機構(ALU) 10で“５
５５５”のデータが加算され、“ＡＡＡＡ”のデータと
なる。そして、プロセッサ内部の演算機構(ALU) 10から
メモリ 2に対して、該“ＡＡＡＡ”のデータがライトさ
れる。ここで、若し、メモリのリードデータに誤りがあ
れば、メモリ 2へのライト時に、上記“ＡＡＡＡ”でな
いデータがメモリに書き込まれることになる。
【００１６】同様にして、次は、テスト対象領域の全て
に対して、“０１０１”のデータパターンを加算す
る。今度は、先ず、メモリ 2からプロセッサ内部のワー
クレジスタ(REG) 11に“ＡＡＡＡ”のデータがリードさ
れ、次に、該プロセッサ内部の演算機構(ALU) 10で“０
１０１”のデータが加算され、“ＡＢＡＢ”のデータと
なる。そして、プロセッサ内部の演算機構(ALU) 10から
メモリ 2に対して“ＡＢＡＢ”のデータがライトされ
る。（図２の処理ステップ 204,205参照)最後に、該テ
スト対象領域のデータをリードして、プロセッサの内部
レジスタ(REG) 11に読み込み、特定のデータパターン
“ＡＢＡＢ”と一致することをチェックする。若し、
ここで、“ＡＢＡＢ”以外のデータパターンになってい
れば、その領域はエラーであり、エラー処理に移る。
(図２の処理ステップ 206,207参照)このように、本発明
においては、データのチェックは、最後の加算結果の書
き込みを行った後のみに行う。これによって、従来は、
３回行っていたチェックが１回でよく、テスト時間が大
幅に短縮される。又、テスト対象であるメモリ 2に対す
るハードウェア的な動作は、従来のテスト方式と変わる
ことはない。
に対して、“０１０１”のデータパターンを加算す
る。今度は、先ず、メモリ 2からプロセッサ内部のワー
クレジスタ(REG) 11に“ＡＡＡＡ”のデータがリードさ
れ、次に、該プロセッサ内部の演算機構(ALU) 10で“０
１０１”のデータが加算され、“ＡＢＡＢ”のデータと
なる。そして、プロセッサ内部の演算機構(ALU) 10から
メモリ 2に対して“ＡＢＡＢ”のデータがライトされ
る。（図２の処理ステップ 204,205参照)最後に、該テ
スト対象領域のデータをリードして、プロセッサの内部
レジスタ(REG) 11に読み込み、特定のデータパターン
“ＡＢＡＢ”と一致することをチェックする。若し、
ここで、“ＡＢＡＢ”以外のデータパターンになってい
れば、その領域はエラーであり、エラー処理に移る。
(図２の処理ステップ 206,207参照)このように、本発明
においては、データのチェックは、最後の加算結果の書
き込みを行った後のみに行う。これによって、従来は、
３回行っていたチェックが１回でよく、テスト時間が大
幅に短縮される。又、テスト対象であるメモリ 2に対す
るハードウェア的な動作は、従来のテスト方式と変わる
ことはない。
【００１７】上記の実施例においては、メモリの内容と
加算した結果を書き込む例で説明したが、特に、加算に
限定されるものではなく、任意の演算であってもよいこ
とはいう迄もないことである。又、上記のメモリ診断方
式は、１バイト毎にパリティビットを備えたデータに対
する加算を例にして説明したが、このようなデータに限
定されるものではなく、例えば、誤り訂正符号(ECC) を
持ったデータに対しても、データパターンを選ぶことに
より、上記と同じメモリ診断を行うことが可能であるこ
とは明らかである。
加算した結果を書き込む例で説明したが、特に、加算に
限定されるものではなく、任意の演算であってもよいこ
とはいう迄もないことである。又、上記のメモリ診断方
式は、１バイト毎にパリティビットを備えたデータに対
する加算を例にして説明したが、このようなデータに限
定されるものではなく、例えば、誤り訂正符号(ECC) を
持ったデータに対しても、データパターンを選ぶことに
より、上記と同じメモリ診断を行うことが可能であるこ
とは明らかである。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明の
メモリ診断方式は、特定のデータパターンを、診断対
象のメモリ 2の全アドレスに書き込んだ後、該メモリ 2
の全アドレスに対して、例えば、加算命令を発行して、
該メモリ 2の内容を読み出し、該読み出したデータに、
特定のデータパターンを、演算機構(ALU) 10で加算し
た結果を書き込むことを、複数のデータパターンにつ
いて行い、最終の加算結果データを、全アドレスについ
て読み出し、特定のデータパターンと照合してチェッ
クするようにしたものであるので、メモリ診断を高速化
することができ、当該システムのメモリの容量が大きく
なっても、該システムの初期診断の時間を必要最小限に
抑えることがてきる効果がある。
メモリ診断方式は、特定のデータパターンを、診断対
象のメモリ 2の全アドレスに書き込んだ後、該メモリ 2
の全アドレスに対して、例えば、加算命令を発行して、
該メモリ 2の内容を読み出し、該読み出したデータに、
特定のデータパターンを、演算機構(ALU) 10で加算し
た結果を書き込むことを、複数のデータパターンにつ
いて行い、最終の加算結果データを、全アドレスについ
て読み出し、特定のデータパターンと照合してチェッ
クするようにしたものであるので、メモリ診断を高速化
することができ、当該システムのメモリの容量が大きく
なっても、該システムの初期診断の時間を必要最小限に
抑えることがてきる効果がある。
【図１】本発明の原理構成図
【図２】本発明の一実施例を流れ図で示した図
【図３】従来のメモリ診断方式を説明する図（その１）
【図４】従来のメモリ診断方式を説明する図（その２）
【図５】従来のメモリ診断方式を説明する図（その３）
10 演算機構(ALU),又は、演算回路(ALU) 11 汎用レジスタ(REG),又は、ワークレジスタ(RE
G) 2 メモリ 100 〜114,200 〜208 処理ステップ
G) 2 メモリ 100 〜114,200 〜208 処理ステップ
Claims (1)
- 【特許請求の範囲】 【請求項１】少なくとも、演算機構(ALU)(10) と、メモ
リ(2) とを備えたシステムにおいて、複数の繰り返しデ
ータパターン () のライト／リードで、上記メモリ
(2) の診断を行う方式であって、 上記複数のデータパターン () を、該メモリ(2) の全
てのアドレスにライトした後、該メモリ(2) の内容を読
み出し、上記複数の次のデータパターン ()と上記演
算機構(ALU)(10) で演算を行い、該演算結果を該メモリ
(2) の全てのアドレスに書き込むことを、上記複数のデ
ータパターン () について繰り返した後、該メモリ
(1) の全てのアドレスの内容を読み出して、特定のデー
タパターン() が書き込まれていることをチェックす
ることを特徴とするメモリ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161309A JPH0512133A (ja) | 1991-07-02 | 1991-07-02 | メモリ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161309A JPH0512133A (ja) | 1991-07-02 | 1991-07-02 | メモリ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512133A true JPH0512133A (ja) | 1993-01-22 |
Family
ID=15732654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161309A Pending JPH0512133A (ja) | 1991-07-02 | 1991-07-02 | メモリ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512133A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155554A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | メモリ診断方式 |
-
1991
- 1991-07-02 JP JP3161309A patent/JPH0512133A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155554A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | メモリ診断方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |