JPH04312147A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPH04312147A JPH04312147A JP3078095A JP7809591A JPH04312147A JP H04312147 A JPH04312147 A JP H04312147A JP 3078095 A JP3078095 A JP 3078095A JP 7809591 A JP7809591 A JP 7809591A JP H04312147 A JPH04312147 A JP H04312147A
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- JP
- Japan
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- data
- main memory
- cache
- write
- address
- Prior art date
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- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 7
- 238000012937 correction Methods 0.000 claims description 6
- 238000012795 verification Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 208000011580 syndromic disease Diseases 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は主記憶装置に関し、特に
エラー訂正コード冗長符号を用いた読出しデータ誤り検
出訂正回路を有する主記憶装置に関する。
エラー訂正コード冗長符号を用いた読出しデータ誤り検
出訂正回路を有する主記憶装置に関する。
【０００２】
【従来の技術】従来、この種の主記憶装置では、中央処
理装置（以下ＣＰＵ）から主記憶のワード単位に満たな
いデータ書込みを行なう場合、（以下主記憶ワード単位
に満たないデータをバイト単位のデータとして説明する
）バイト単位で冗長符号が付加されるエラー訂正コード
（以下ＥＣＣ）であるならば、主記憶部に対する書込み
動作のみで主記憶部にデータ及び冗長符号を書込める構
成となっている。しかし、一般的には、ＥＣＣの冗長符
号は主記憶部のワード単位で付加する構成であり、主記
憶部のワード長に満たないデータを書き換えるためには
、ワード単位で生成される冗長符号も書き換えなければ
ならない構成となっている。
理装置（以下ＣＰＵ）から主記憶のワード単位に満たな
いデータ書込みを行なう場合、（以下主記憶ワード単位
に満たないデータをバイト単位のデータとして説明する
）バイト単位で冗長符号が付加されるエラー訂正コード
（以下ＥＣＣ）であるならば、主記憶部に対する書込み
動作のみで主記憶部にデータ及び冗長符号を書込める構
成となっている。しかし、一般的には、ＥＣＣの冗長符
号は主記憶部のワード単位で付加する構成であり、主記
憶部のワード長に満たないデータを書き換えるためには
、ワード単位で生成される冗長符号も書き換えなければ
ならない構成となっている。
【０００３】従って、これら主記憶部のワード単位でＥ
ＣＣ冗長符号を持つ従来の主記憶装置では、主記憶ワー
ド長に満たないデータを書込む際に、まず書込みを行う
番地の主記憶部からワード単位でデータを読出し、ＥＣ
Ｃによるデータの正常性確認を行なった後、書込みを行
うデータに該当するデータの書き換えを行ない、このワ
ード単位のデータに対するＥＣＣ冗長符号を生成し、読
出しを行ったアドレスにワードデータと冗長符号とを書
込む。
ＣＣ冗長符号を持つ従来の主記憶装置では、主記憶ワー
ド長に満たないデータを書込む際に、まず書込みを行う
番地の主記憶部からワード単位でデータを読出し、ＥＣ
Ｃによるデータの正常性確認を行なった後、書込みを行
うデータに該当するデータの書き換えを行ない、このワ
ード単位のデータに対するＥＣＣ冗長符号を生成し、読
出しを行ったアドレスにワードデータと冗長符号とを書
込む。
【０００４】従来の主記憶装置では、ＣＰＵからのバイ
ト単位の書込み命令に対し毎回、上述のこれら一連の動
作による書込みを実行する。
ト単位の書込み命令に対し毎回、上述のこれら一連の動
作による書込みを実行する。
【０００５】次に図３を用いて従来の主記憶装置につい
て動作を説明する。
て動作を説明する。
【０００６】図３において、従来の主記憶装置では、シ
ステムバス１０から入力されるライトデータ１３と、部
分書込みを行なう際に主記憶部から読出したリードデー
タ１４とをバイト単位で選択するライトデータセレクタ
２ａを有している。
ステムバス１０から入力されるライトデータ１３と、部
分書込みを行なう際に主記憶部から読出したリードデー
タ１４とをバイト単位で選択するライトデータセレクタ
２ａを有している。
【０００７】従来の主記憶装置において、ＣＰＵから従
来の主記憶装置のワード単位に満たないバイト単位のデ
ータ書込みを行う命令が発生した場合、まず主記憶部か
らデータをメインメモリバス１１に読出す。読出された
メモリリードデータ１７とメモリリードチェックビット
１８はそれぞれリードデータレジスタ８とリードチェッ
クビットレジスタ９とに入力される。その後リードデー
タレジスタ８の出力からチェックビットジェネレータ７
により読出しデータに対するチェックビットが生成され
、リードチェックビットレジスタ９の値と比較し、シン
ドロームジェネレータ６においてシンドローム１９が生
成される。リードデータコレクタ５においてシンドロー
ム１９の値によりデータの訂正あるいはエラーの検出を
行い、リードデータ１４をシステムバス１０とライトデ
ータセレクタ２ａに出力する。
来の主記憶装置のワード単位に満たないバイト単位のデ
ータ書込みを行う命令が発生した場合、まず主記憶部か
らデータをメインメモリバス１１に読出す。読出された
メモリリードデータ１７とメモリリードチェックビット
１８はそれぞれリードデータレジスタ８とリードチェッ
クビットレジスタ９とに入力される。その後リードデー
タレジスタ８の出力からチェックビットジェネレータ７
により読出しデータに対するチェックビットが生成され
、リードチェックビットレジスタ９の値と比較し、シン
ドロームジェネレータ６においてシンドローム１９が生
成される。リードデータコレクタ５においてシンドロー
ム１９の値によりデータの訂正あるいはエラーの検出を
行い、リードデータ１４をシステムバス１０とライトデ
ータセレクタ２ａに出力する。
【０００８】次に、ライトデータセレクタ２ａによりラ
イトデータ１３に対応するリードデータ１４のバイト単
位のデータ書き換えを行いライトデータレジスタ３へ入
力する。チェックビットジェネレータ４はライトデータ
レジスタ３の出力であるメモリライトデータ１５よりメ
モリライトチェックビット１６を生成しメインメモリバ
ス１１へ出力する。メインメモリバス１１へ出力された
メモリライトデータ１５とメモリライトチェックビット
１６は主記憶部の当該アドレスに書込まれる。
イトデータ１３に対応するリードデータ１４のバイト単
位のデータ書き換えを行いライトデータレジスタ３へ入
力する。チェックビットジェネレータ４はライトデータ
レジスタ３の出力であるメモリライトデータ１５よりメ
モリライトチェックビット１６を生成しメインメモリバ
ス１１へ出力する。メインメモリバス１１へ出力された
メモリライトデータ１５とメモリライトチェックビット
１６は主記憶部の当該アドレスに書込まれる。
【０００９】以上の動作によりバイト単位の部分書込み
が終了する。
が終了する。
【００１０】
【発明が解決しようとする課題】上述した従来の主記憶
装置では、ＣＰＵから主記憶部に主記憶ワード長に満た
ないデータの書込みを行う際に、主記憶部からワード単
位でデータを読出し、且つＥＣＣによるデータの誤り検
出，訂正を行なわなければならず、そのために、ＣＰＵ
から主記憶部に対し、バイト単位書込みが多数発生する
プログラムを動作させると、データ書き換えのためのデ
ータ読出し時間が大きくなり、情報処理装置の処理速度
が著しく低下するという問題点がある。
装置では、ＣＰＵから主記憶部に主記憶ワード長に満た
ないデータの書込みを行う際に、主記憶部からワード単
位でデータを読出し、且つＥＣＣによるデータの誤り検
出，訂正を行なわなければならず、そのために、ＣＰＵ
から主記憶部に対し、バイト単位書込みが多数発生する
プログラムを動作させると、データ書き換えのためのデ
ータ読出し時間が大きくなり、情報処理装置の処理速度
が著しく低下するという問題点がある。
【００１１】
【課題を解決するための手段】本発明の主記憶装置は、
エラー訂正コードによる冗長符号を主記憶データのワー
ド長単位で付加し、主記憶部からのデータ読出し時に前
記冗長符号によりデータの正常性を検証する検証手段を
有し中央処理装置から前記主記憶部に対し主記憶ワード
長に満たないデータの書込みを実行する主記憶装置にお
いて、前記主記憶部に書込むワード単位データをアクセ
スアドレスと共に格納するデータキャッシュと、システ
ムバスからの書込みデータと前記データキャッシュから
のデータを前記主記憶部から読出し後に訂正を行なった
データとを選択し主記憶ワードデータを生成するデータ
セレクタとを備えている。
エラー訂正コードによる冗長符号を主記憶データのワー
ド長単位で付加し、主記憶部からのデータ読出し時に前
記冗長符号によりデータの正常性を検証する検証手段を
有し中央処理装置から前記主記憶部に対し主記憶ワード
長に満たないデータの書込みを実行する主記憶装置にお
いて、前記主記憶部に書込むワード単位データをアクセ
スアドレスと共に格納するデータキャッシュと、システ
ムバスからの書込みデータと前記データキャッシュから
のデータを前記主記憶部から読出し後に訂正を行なった
データとを選択し主記憶ワードデータを生成するデータ
セレクタとを備えている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を適用するシステ
ム例を示す図、図２は図１に示す本実施例内の主記憶コ
ントローラを示すブロック図である。
ム例を示す図、図２は図１に示す本実施例内の主記憶コ
ントローラを示すブロック図である。
【００１４】図１において、本適用例のシステムは本実
施例の主記憶装置２４と、主記憶装置２４にシステムバ
ス１１を介して接続する中央処理装置（以下ＣＰＵ）２
２と、ダイレクトメモリアクセスアダプタ２３とを備え
て構成している。
施例の主記憶装置２４と、主記憶装置２４にシステムバ
ス１１を介して接続する中央処理装置（以下ＣＰＵ）２
２と、ダイレクトメモリアクセスアダプタ２３とを備え
て構成している。
【００１５】また、本実施例の主記憶装置２４は主記憶
装置コントローラ２０がシステムバス１０に接続され、
ＣＰＵ２２及びダイレクトメモリアクセスアダプタ２３
によりデータの読出し，書込み命令を受け、メインメモ
リバス１１に接続される主記憶部２１−１，２１−２〜
２１−Ｎを制御する。
装置コントローラ２０がシステムバス１０に接続され、
ＣＰＵ２２及びダイレクトメモリアクセスアダプタ２３
によりデータの読出し，書込み命令を受け、メインメモ
リバス１１に接続される主記憶部２１−１，２１−２〜
２１−Ｎを制御する。
【００１６】本実施例における主記憶装置コントローラ
２０は主記憶部２１−１，２１−２〜２１−Ｎに対しア
ドレスデータの制御を行なう外に、データのＥＣＣチェ
ックを行なうためのチェックビットジェネレータ及びデ
ータコレクタを有している。
２０は主記憶部２１−１，２１−２〜２１−Ｎに対しア
ドレスデータの制御を行なう外に、データのＥＣＣチェ
ックを行なうためのチェックビットジェネレータ及びデ
ータコレクタを有している。
【００１７】図２において、本実施例における主記憶コ
ントローラ２０は図３に示す従来の主記憶装置における
主記憶コントローラと同じ構成要件には同一番号が付与
されてあり、従来の主記憶装置の主記憶コントローラと
異なる点はデータキャッシュ１と、データキャッシュ１
の出力データとシステムバス１０とからのライトデータ
１３とリードデータコレクタ５からの出力リードデータ
１４とを選択するライトデータセレクタ２とを有して構
成している。
ントローラ２０は図３に示す従来の主記憶装置における
主記憶コントローラと同じ構成要件には同一番号が付与
されてあり、従来の主記憶装置の主記憶コントローラと
異なる点はデータキャッシュ１と、データキャッシュ１
の出力データとシステムバス１０とからのライトデータ
１３とリードデータコレクタ５からの出力リードデータ
１４とを選択するライトデータセレクタ２とを有して構
成している。
【００１８】図１，図２においてＣＰＵ２２から主記憶
装置２４に対して主記憶ワード未満のデータ部分書込み
が行われる場合、データキャッシュ１でアクセスアドレ
ス１２がヒットしたか判断され、ヒット時またはミスヒ
ット時によって動作が分けられる。
装置２４に対して主記憶ワード未満のデータ部分書込み
が行われる場合、データキャッシュ１でアクセスアドレ
ス１２がヒットしたか判断され、ヒット時またはミスヒ
ット時によって動作が分けられる。
【００１９】ＣＰＵ２２からのバイト単位の書込みが実
行された際にデータキャッシュ１においてアクセスアド
レス１２がデータキャッシュ１にて保持するアドレスと
ミスヒットした場合、図３で示した従来例と同様に、デ
ータを書き換えようとする主記憶アドレスに対応する主
記憶ワードデータを主記憶部２１−１，２１−２〜２１
−Ｎから読出す。
行された際にデータキャッシュ１においてアクセスアド
レス１２がデータキャッシュ１にて保持するアドレスと
ミスヒットした場合、図３で示した従来例と同様に、デ
ータを書き換えようとする主記憶アドレスに対応する主
記憶ワードデータを主記憶部２１−１，２１−２〜２１
−Ｎから読出す。
【００２０】次にライトデータセレクタ２によりリード
データ１４とライトデータ１３のバイト単位の書き換え
を行ないワード単位のデータとしてライトデータレジス
タ３にセットする。その後メモリライトデータ１５とチ
ェックビットジェネレータ４とにより生成されたライト
チェックビット１６をメインメモリバス１１へ出力し主
記憶部２１−１，２１−２，〜２１−Ｎに書込む。また
、メモリライトデータ１５はアクセスアドレス１２と共
にデータキャッシュ１に格納される。
データ１４とライトデータ１３のバイト単位の書き換え
を行ないワード単位のデータとしてライトデータレジス
タ３にセットする。その後メモリライトデータ１５とチ
ェックビットジェネレータ４とにより生成されたライト
チェックビット１６をメインメモリバス１１へ出力し主
記憶部２１−１，２１−２，〜２１−Ｎに書込む。また
、メモリライトデータ１５はアクセスアドレス１２と共
にデータキャッシュ１に格納される。
【００２１】次に、ＣＰＵ２２から主記憶ワード以下の
バイト単位書込みが実行された際にデータキャッシュ１
においてアクセスアドレス１２がヒットした場合、ライ
トデータセレクタ２でデータキャッシュ１から出力され
るアクセスアドレス１２に一致したデータを選択し、ラ
イトデータ１３に対応するバイト位置を書き換え、ライ
トデータレジスタ３にセットし、メインメモリバス１１
へ出力し、メモリライトチェックビット１６と共に主記
憶部２１−１，２１−２〜２１−Ｎへデータを書込む。 またメモリライトデータ１５はデータキャッシュ１に入
力され当該アドレスに対応するデータとして格納される
。
バイト単位書込みが実行された際にデータキャッシュ１
においてアクセスアドレス１２がヒットした場合、ライ
トデータセレクタ２でデータキャッシュ１から出力され
るアクセスアドレス１２に一致したデータを選択し、ラ
イトデータ１３に対応するバイト位置を書き換え、ライ
トデータレジスタ３にセットし、メインメモリバス１１
へ出力し、メモリライトチェックビット１６と共に主記
憶部２１−１，２１−２〜２１−Ｎへデータを書込む。 またメモリライトデータ１５はデータキャッシュ１に入
力され当該アドレスに対応するデータとして格納される
。
【００２２】ＣＰＵ２２からのアクセスが主記憶ワード
単位であったならばデータキャッシュ１においてアドレ
スのヒット，ミスヒットにかかわらずメモリライトデー
タ１５をアクセスアドレス１２と共にデータキャッシュ
１に格納する。
単位であったならばデータキャッシュ１においてアドレ
スのヒット，ミスヒットにかかわらずメモリライトデー
タ１５をアクセスアドレス１２と共にデータキャッシュ
１に格納する。
【００２３】
【発明の効果】以上説明したように本発明は、主記憶部
にデータを書込む際に、ＣＰＵからのアクセスアドレス
に対応する書込みデータをアクセスアドレスと共にデー
タキャッシュに格納することにより、ＣＰＵからの主記
憶ワード未満のバイト単位書込みアクセスが実行される
際に、データキャッシュにてアクセスアドレスがヒット
すると、主記憶部からデータを読出す動作を省略できる
ので、従って、ＣＰＵから主記憶部に対する部分書込み
処理が多数発生するソフトウェアが動作した際に、装置
全体の処理速度を従来より向上させることができる効果
がある。
にデータを書込む際に、ＣＰＵからのアクセスアドレス
に対応する書込みデータをアクセスアドレスと共にデー
タキャッシュに格納することにより、ＣＰＵからの主記
憶ワード未満のバイト単位書込みアクセスが実行される
際に、データキャッシュにてアクセスアドレスがヒット
すると、主記憶部からデータを読出す動作を省略できる
ので、従って、ＣＰＵから主記憶部に対する部分書込み
処理が多数発生するソフトウェアが動作した際に、装置
全体の処理速度を従来より向上させることができる効果
がある。
【図１】本発明の一実施例を適用するシステム例を示す
図である。
図である。
【図２】図１に示す本実施例内の主記憶コントローラを
示すブロック図である。
示すブロック図である。
【図３】従来の主記憶装置の一例を示すブロック図であ
る。
る。
１ データキャッシュ
２，２ａ ライトデータセレクタ３ ライ
トデータレジスタ ４ チェックビットジェネレータ５ リー
ドデータセレクタ ６ シンドロームジェネレータ ７ チェックビットジェネレータ８ リー
ドデータレジスタ ９ リードチェックビットレジスタ１０
システムバス １１ メインメモリバス １２ アクセスアドレス １３ ライトデータ １４ リードデータ １５ メモリライトデータ １６ メモリライトチェックビット１７
メモリリードデータ １８ メモリリードチェックビット１９
シンドローム ２０ 主記憶コントローラ ２１−１，２１−２〜２１−Ｎ 主記憶部２２
中央処理装置（ＣＰＵ） ２３ ダイレクトメモリアクセスアダプタ２４
主記憶装置
トデータレジスタ ４ チェックビットジェネレータ５ リー
ドデータセレクタ ６ シンドロームジェネレータ ７ チェックビットジェネレータ８ リー
ドデータレジスタ ９ リードチェックビットレジスタ１０
システムバス １１ メインメモリバス １２ アクセスアドレス １３ ライトデータ １４ リードデータ １５ メモリライトデータ １６ メモリライトチェックビット１７
メモリリードデータ １８ メモリリードチェックビット１９
シンドローム ２０ 主記憶コントローラ ２１−１，２１−２〜２１−Ｎ 主記憶部２２
中央処理装置（ＣＰＵ） ２３ ダイレクトメモリアクセスアダプタ２４
主記憶装置
Claims (1)
- 【請求項１】 エラー訂正コードによる冗長符号を主
記憶データのワード長単位で付加し、主記憶部からのデ
ータ読出し時に前記冗長符号によりデータの正常性を検
証する検証手段を有し中央処理装置から前記主記憶部に
対し主記憶ワード長に満たないデータの書込みを実行す
る主記憶装置において、前記主記憶部に書込むワード単
位データをアクセスアドレスと共に格納するデータキャ
ッシュと、システムバスからの書込みデータと前記デー
タキャッシュからのデータを前記主記憶部から読出し後
に訂正を行なったデータとを選択し主記憶ワードデータ
を生成するデータセレクタとを備えることを特徴とする
主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078095A JPH04312147A (ja) | 1991-04-11 | 1991-04-11 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078095A JPH04312147A (ja) | 1991-04-11 | 1991-04-11 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312147A true JPH04312147A (ja) | 1992-11-04 |
Family
ID=13652310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078095A Pending JPH04312147A (ja) | 1991-04-11 | 1991-04-11 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260139A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | エラー検出訂正装置の制御方法、エラー検出訂正装置、情報処理システム、エラー検出訂正装置の制御プログラム、データ処理装置 |
-
1991
- 1991-04-11 JP JP3078095A patent/JPH04312147A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260139A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | エラー検出訂正装置の制御方法、エラー検出訂正装置、情報処理システム、エラー検出訂正装置の制御プログラム、データ処理装置 |
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