JPH05121669A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05121669A JPH05121669A JP27921691A JP27921691A JPH05121669A JP H05121669 A JPH05121669 A JP H05121669A JP 27921691 A JP27921691 A JP 27921691A JP 27921691 A JP27921691 A JP 27921691A JP H05121669 A JPH05121669 A JP H05121669A
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- 238000001514 detection method Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 7
- 230000035945 sensitivity Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高感度の電流検出用トランジスタを具備した
パワー用ＭＯＳ型電界効果トランジスタを提供する。 【構成】 一導電型半導体基板３を共通のドレインと
し、その表面の周辺部に沿って形成した多数のＭ０Ｓ型
電界効果トランジスタＱｂｘからなる素子群で大容量の
パワー用電界効果トランジスタを構成する。そして、半
導体基板１をベースＢとし、基板一部に環状にコレクタ
Ｃを形成すると共に、環状内にエミッタＥを形成して電
流検出用横型バイポーラトランジスタを形成し、且つ、
コレクタＣ又はエミッタＥに検出抵抗Ｒａを接続すると
共に、上記電界効果トランジスタのドレインＤとエミッ
タＥとを接続し、基板抵抗による電圧降下がベース・エ
ミッタ間電圧以上になって導通した時にコレクタ電流を
検出する。
パワー用ＭＯＳ型電界効果トランジスタを提供する。 【構成】 一導電型半導体基板３を共通のドレインと
し、その表面の周辺部に沿って形成した多数のＭ０Ｓ型
電界効果トランジスタＱｂｘからなる素子群で大容量の
パワー用電界効果トランジスタを構成する。そして、半
導体基板１をベースＢとし、基板一部に環状にコレクタ
Ｃを形成すると共に、環状内にエミッタＥを形成して電
流検出用横型バイポーラトランジスタを形成し、且つ、
コレクタＣ又はエミッタＥに検出抵抗Ｒａを接続すると
共に、上記電界効果トランジスタのドレインＤとエミッ
タＥとを接続し、基板抵抗による電圧降下がベース・エ
ミッタ間電圧以上になって導通した時にコレクタ電流を
検出する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、詳し
くは電流検出回路を設けたパワー用電界効果トランジス
タ（以下、ＦＥＴと称す。）に関するものである。
くは電流検出回路を設けたパワー用電界効果トランジス
タ（以下、ＦＥＴと称す。）に関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴで負荷を駆動する出
力回路を組込んだＩＣが近年、増加している。上記パワ
ーＭＯＳＦＥＴを使用した出力回路では、パワー用ＭＯ
ＳＦＥＴに流れる過電流を検出して負荷を保護するため
に電流検出回路を要する。そこで、電流検出用トランジ
スタを有するパワー用ＭＯＳＦＥＴの一例を図４及び図
５を参照して次に説明する。まず図４に示す等価回路
（１）おいて、（Ｑａ）は電流検出用ＭＯＳＦＥＴ、
（Ｑｂ）はパワー用ＭＯＳＦＥＴ、（Ｒａ）は検出抵
抗、（Ｒｚ）は負荷である。上記ＭＯＳＦＥＴ（Ｑａ）
（Ｑｂ）はカレントミラー回路を構成し、具体的には各
ゲートを共通接続してバイアス電圧を印加すると共に各
ドレインを共通接続して電源電圧を（Ｖｄｄ）を印加
し、更に、各ソース間に検出抵抗（Ｒａ）を接続する。
力回路を組込んだＩＣが近年、増加している。上記パワ
ーＭＯＳＦＥＴを使用した出力回路では、パワー用ＭＯ
ＳＦＥＴに流れる過電流を検出して負荷を保護するため
に電流検出回路を要する。そこで、電流検出用トランジ
スタを有するパワー用ＭＯＳＦＥＴの一例を図４及び図
５を参照して次に説明する。まず図４に示す等価回路
（１）おいて、（Ｑａ）は電流検出用ＭＯＳＦＥＴ、
（Ｑｂ）はパワー用ＭＯＳＦＥＴ、（Ｒａ）は検出抵
抗、（Ｒｚ）は負荷である。上記ＭＯＳＦＥＴ（Ｑａ）
（Ｑｂ）はカレントミラー回路を構成し、具体的には各
ゲートを共通接続してバイアス電圧を印加すると共に各
ドレインを共通接続して電源電圧を（Ｖｄｄ）を印加
し、更に、各ソース間に検出抵抗（Ｒａ）を接続する。
【０００３】上記回路（１）においてＭＯＳＦＥＴ（Ｑ
ａ）（Ｑｂ）の面積比を１：Ｎに設定すると、各ＭＯＳ
ＦＥＴ（Ｑａ）（Ｑｂ）のソース電流（Ｉａ）（Ｉｂ）
の比が、Ｉａ：Ｉｂ＝１：Ｎとなり、検出抵抗（Ｒａ）
の抵抗値を小さく設定すれば、検出抵抗（Ｒａ）の両端
電圧（Ｖａ）はＭＯＳＦＥＴ（Ｑｂ）のソース電流（Ｉ
ｂ）、即ち負荷電流に比例するので、上記電圧（Ｖａ）
をモニタリングすることにより負荷電流（Ｉｂ）を検知
する。ここで、図５に示すように、上記回路（１）を方
形半導体基板（２）に組込むに際しては、ＭＯＳＦＥＴ
（Ｑａ）と相似のＭＯＳＦＥＴ（Ｑｂｘ）を基本単位セ
ルとして基板周辺部に沿ってそれらをＮ個、所定ピッチ
で組込んで大容量のパワー用ＭＯＳＦＥＴ（Ｑｂ）を形
成すると共に、電流の均一化を図って略中央部にＭＯＳ
ＦＥＴ（Ｑａ）を組込む。
ａ）（Ｑｂ）の面積比を１：Ｎに設定すると、各ＭＯＳ
ＦＥＴ（Ｑａ）（Ｑｂ）のソース電流（Ｉａ）（Ｉｂ）
の比が、Ｉａ：Ｉｂ＝１：Ｎとなり、検出抵抗（Ｒａ）
の抵抗値を小さく設定すれば、検出抵抗（Ｒａ）の両端
電圧（Ｖａ）はＭＯＳＦＥＴ（Ｑｂ）のソース電流（Ｉ
ｂ）、即ち負荷電流に比例するので、上記電圧（Ｖａ）
をモニタリングすることにより負荷電流（Ｉｂ）を検知
する。ここで、図５に示すように、上記回路（１）を方
形半導体基板（２）に組込むに際しては、ＭＯＳＦＥＴ
（Ｑａ）と相似のＭＯＳＦＥＴ（Ｑｂｘ）を基本単位セ
ルとして基板周辺部に沿ってそれらをＮ個、所定ピッチ
で組込んで大容量のパワー用ＭＯＳＦＥＴ（Ｑｂ）を形
成すると共に、電流の均一化を図って略中央部にＭＯＳ
ＦＥＴ（Ｑａ）を組込む。
【０００４】
【発明が解決しようとする課題】解決しようとする課題
は、上記等価回路（１）においてＭＯＳＦＥＴ（Ｑａ）
（Ｑｂ）は、その各ドレイン・ソース電圧が一致してい
る場合に理想的なカレントミラー回路を構成する一方、
ＭＯＳＦＥＴ（Ｑａ）のソースに検出抵抗（Ｒａ）を接
続している分、そのドレイン・ソース電圧がＭＯＳＦＥ
Ｔ（Ｑｂ）よりも低くなって理想的なカレントミラー回
路を構成することが困難で検出精度及び感度も低くなる
点である。
は、上記等価回路（１）においてＭＯＳＦＥＴ（Ｑａ）
（Ｑｂ）は、その各ドレイン・ソース電圧が一致してい
る場合に理想的なカレントミラー回路を構成する一方、
ＭＯＳＦＥＴ（Ｑａ）のソースに検出抵抗（Ｒａ）を接
続している分、そのドレイン・ソース電圧がＭＯＳＦＥ
Ｔ（Ｑｂ）よりも低くなって理想的なカレントミラー回
路を構成することが困難で検出精度及び感度も低くなる
点である。
【０００５】
【課題を解決するための手段】本発明は、一導電型半導
体基板を共通のドレインとし、その表面に多数のソース
及びゲートを形成してなる多数のＭ０Ｓ型電界効果トラ
ンジスタ素子群で構成した大容量のパワー用電界効果ト
ランジスタと、上記半導体基板をベースとし、その一部
に他導電型不純物を環状に選択拡散してコレクタを形成
すると共に、環状内に他導電型不純物を選択拡散してエ
ミッタを形成し、且つ、コレクタ又はエミッタに検出抵
抗を接続すると共に、上記電界効果トランジスタのドレ
インとエミッタとを接続してなり、基板抵抗による電圧
降下がベース・エミッタ間電圧以上になって導通した時
にコレクタ電流を検出する電流検出用横型バイポーラト
ランジスタとを具備したことを特徴とし、又、バイポー
ラトランジスタのコレクタに検出抵抗を接続した上記半
導体装置において、バイポーラトランジスタのエミッタ
と裏面電極との間にベース・エミッタ間電圧に略等しい
バイアス電圧を付加したこと、又、コレクタを直接、又
は検出抵抗を介して接地したことを特徴とする。
体基板を共通のドレインとし、その表面に多数のソース
及びゲートを形成してなる多数のＭ０Ｓ型電界効果トラ
ンジスタ素子群で構成した大容量のパワー用電界効果ト
ランジスタと、上記半導体基板をベースとし、その一部
に他導電型不純物を環状に選択拡散してコレクタを形成
すると共に、環状内に他導電型不純物を選択拡散してエ
ミッタを形成し、且つ、コレクタ又はエミッタに検出抵
抗を接続すると共に、上記電界効果トランジスタのドレ
インとエミッタとを接続してなり、基板抵抗による電圧
降下がベース・エミッタ間電圧以上になって導通した時
にコレクタ電流を検出する電流検出用横型バイポーラト
ランジスタとを具備したことを特徴とし、又、バイポー
ラトランジスタのコレクタに検出抵抗を接続した上記半
導体装置において、バイポーラトランジスタのエミッタ
と裏面電極との間にベース・エミッタ間電圧に略等しい
バイアス電圧を付加したこと、又、コレクタを直接、又
は検出抵抗を介して接地したことを特徴とする。
【０００６】
【作用】上記技術的手段によれば、基板抵抗による電圧
降下がベース・エミッタ間電圧以上になって電流検出用
横型バイポーラトランジスタが導通した時、コレクタ電
流を検出抵抗によって検出する。
降下がベース・エミッタ間電圧以上になって電流検出用
横型バイポーラトランジスタが導通した時、コレクタ電
流を検出抵抗によって検出する。
【０００７】
【実施例】本発明の実施例を図１乃至図３を参照して以
下に説明する。まず図１において（３）は方形半導体基
板、（Ｑｂｘ）…はＭＯＳＦＥＴ、（Ｑｃ）は電流検出
用横型バイポーラトランジスタである。上記半導体基板
（３）はＮ-型で、後述するように、ＭＯＳＦＥＴ（Ｑ
ｂｘ）の共通のドレイン（Ｄ）及びバイポーラトランジ
スタ（Ｑｃ）のベース（Ｂ）となる。ＭＯＳＦＥＴ（Ｑ
ｂｘ）は、従来と同様、ドレイン（Ｄ）となる半導体基
板（３）にＰ型及びＮ+型不純物を順次、選択拡散して
フローティングゲート（Ｇ）及びソース（Ｓ）を形成し
てなり、Ｎ個のＭＯＳＦＥＴ（Ｑｂｘ）…からなる素子
群を基板表面の周辺部に沿って形成して大容量のパワー
用ＭＯＳＦＥＴ（Ｑｂ）を構成する。電流検出用横型バ
イポーラトランジスタ（Ｑｃ）は基板（３）をベース
（Ｂ）とし、図３に示すように、Ｐ+型不純物を電流注
入効率を上げるために環状に選択拡散してコレクタ
（Ｃ）を形成すると共に、環状内にＰ+型不純物を丸型
に選択拡散してエミッタ（Ｅ）を形成してなり、従来同
様、電流均一化を図って基板中央部に形成する。そし
て、コレクタ（Ｃ）に検出抵抗（Ｒａ）を基板内又は外
で接続し、検出抵抗（Ｒａ）を介しコレクタ（Ｃ）をソ
ース（Ｓ）に接続すると共に、ドレイン（Ｄ）となる裏
面電極（４）とエミッタ（Ｅ）とを直接、又はベース・
エミッタ間電圧（Ｖｂｅ）に略等しいバイアス電圧（Ｖ
ｏ）を介して接続する。
下に説明する。まず図１において（３）は方形半導体基
板、（Ｑｂｘ）…はＭＯＳＦＥＴ、（Ｑｃ）は電流検出
用横型バイポーラトランジスタである。上記半導体基板
（３）はＮ-型で、後述するように、ＭＯＳＦＥＴ（Ｑ
ｂｘ）の共通のドレイン（Ｄ）及びバイポーラトランジ
スタ（Ｑｃ）のベース（Ｂ）となる。ＭＯＳＦＥＴ（Ｑ
ｂｘ）は、従来と同様、ドレイン（Ｄ）となる半導体基
板（３）にＰ型及びＮ+型不純物を順次、選択拡散して
フローティングゲート（Ｇ）及びソース（Ｓ）を形成し
てなり、Ｎ個のＭＯＳＦＥＴ（Ｑｂｘ）…からなる素子
群を基板表面の周辺部に沿って形成して大容量のパワー
用ＭＯＳＦＥＴ（Ｑｂ）を構成する。電流検出用横型バ
イポーラトランジスタ（Ｑｃ）は基板（３）をベース
（Ｂ）とし、図３に示すように、Ｐ+型不純物を電流注
入効率を上げるために環状に選択拡散してコレクタ
（Ｃ）を形成すると共に、環状内にＰ+型不純物を丸型
に選択拡散してエミッタ（Ｅ）を形成してなり、従来同
様、電流均一化を図って基板中央部に形成する。そし
て、コレクタ（Ｃ）に検出抵抗（Ｒａ）を基板内又は外
で接続し、検出抵抗（Ｒａ）を介しコレクタ（Ｃ）をソ
ース（Ｓ）に接続すると共に、ドレイン（Ｄ）となる裏
面電極（４）とエミッタ（Ｅ）とを直接、又はベース・
エミッタ間電圧（Ｖｂｅ）に略等しいバイアス電圧（Ｖ
ｏ）を介して接続する。
【０００８】上記半導体装置（５）の等価回路を示す
と、図３（ａ）のようになり、ＭＯＳＦＥＴ（Ｑｂ）の
ドレイン（Ｄ）をバイポーラトランジスタ（Ｑｃ）のベ
ース（Ｂ）に接続すると共に、基板抵抗（Ｒｄ）を介し
てドレイン（Ｄ）とエミッタ（Ｅ）とを直接、又はバイ
アス電圧（Ｖｏ）を介在させて接続する。且つ、コレク
タ（Ｃ）を検出抵抗（Ｒａ）を介してソース（Ｓ）に接
続する。
と、図３（ａ）のようになり、ＭＯＳＦＥＴ（Ｑｂ）の
ドレイン（Ｄ）をバイポーラトランジスタ（Ｑｃ）のベ
ース（Ｂ）に接続すると共に、基板抵抗（Ｒｄ）を介し
てドレイン（Ｄ）とエミッタ（Ｅ）とを直接、又はバイ
アス電圧（Ｖｏ）を介在させて接続する。且つ、コレク
タ（Ｃ）を検出抵抗（Ｒａ）を介してソース（Ｓ）に接
続する。
【０００９】上記構成に基づき本発明の動作を次に説明
する。まず高電位（Ｖｄｄ）のドレイン（Ｄ）から基板
抵抗（Ｒｄ）を介してソース（Ｓ）へ電流（Ｉｄ）が流
れ、基板抵抗（Ｒｄ）の両端に生じた電圧降下がベース
・エミッタ間電圧（Ｖｂｅ）を越えると、バイポーラト
ランジスタ（Ｑｃ）が導通してコレクタ電流（Ｉａ）が
流れる。そこで、検出抵抗（Ｒａ）の両端に生じた電圧
（Ｖａ）を検出して過電流信号を取り出す。この時、ド
レイン（Ｄ）とエミッタ（Ｅ）とを基板抵抗（Ｒｄ）と
共にバイアス電圧（Ｖｏ）を介して接続すると、微小の
電流（Ｉｄ）でもバイポーラトランジスタ（Ｑｃ）が導
通し、検出感度が向上する。
する。まず高電位（Ｖｄｄ）のドレイン（Ｄ）から基板
抵抗（Ｒｄ）を介してソース（Ｓ）へ電流（Ｉｄ）が流
れ、基板抵抗（Ｒｄ）の両端に生じた電圧降下がベース
・エミッタ間電圧（Ｖｂｅ）を越えると、バイポーラト
ランジスタ（Ｑｃ）が導通してコレクタ電流（Ｉａ）が
流れる。そこで、検出抵抗（Ｒａ）の両端に生じた電圧
（Ｖａ）を検出して過電流信号を取り出す。この時、ド
レイン（Ｄ）とエミッタ（Ｅ）とを基板抵抗（Ｒｄ）と
共にバイアス電圧（Ｖｏ）を介して接続すると、微小の
電流（Ｉｄ）でもバイポーラトランジスタ（Ｑｃ）が導
通し、検出感度が向上する。
【００１０】更に、本発明の他の実施例を図３（ｂ）
（ｃ）（ｄ）に示す各等価回路を参照して示すと、まず
図３（ｂ）の等価回路は、バイポーラトランジスタ（Ｑ
ｃ）のコレクタ（Ｃ）を検出抵抗（Ｒａ）を介してソー
ス（Ｓ）に接続する代わりに接地したもので、これによ
り増幅作用が生じて微小の電流（Ｉｄ）を大きい検出電
圧（Ｖａ）で取り出し、上記同様に検出感度が向上す
る。又、図３（ｃ）（ｄ）に示す各等価回路は、図３
（ａ）（ｂ）においてコレクタ（Ｃ）に接続した検出抵
抗（Ｒａ）をそれぞれエミッタ（Ｅ）に接続したもの
で、負荷回路に応じコレクタ側、又はエミッタ側を適宜
選択的に接続すれば良い。
（ｃ）（ｄ）に示す各等価回路を参照して示すと、まず
図３（ｂ）の等価回路は、バイポーラトランジスタ（Ｑ
ｃ）のコレクタ（Ｃ）を検出抵抗（Ｒａ）を介してソー
ス（Ｓ）に接続する代わりに接地したもので、これによ
り増幅作用が生じて微小の電流（Ｉｄ）を大きい検出電
圧（Ｖａ）で取り出し、上記同様に検出感度が向上す
る。又、図３（ｃ）（ｄ）に示す各等価回路は、図３
（ａ）（ｂ）においてコレクタ（Ｃ）に接続した検出抵
抗（Ｒａ）をそれぞれエミッタ（Ｅ）に接続したもの
で、負荷回路に応じコレクタ側、又はエミッタ側を適宜
選択的に接続すれば良い。
【００１１】
【発明の効果】本発明によれば、電流検出用バイポーラ
トランジスタを具備したパワー用ＭＯＳＦＥＴにおい
て、トランジスタのエミッタにバイアス電圧を介在させ
た場合、又は検出抵抗を介してコレクタを接地した場
合、バイポーラトランジスタの電流検出感度が向上す
る。
トランジスタを具備したパワー用ＭＯＳＦＥＴにおい
て、トランジスタのエミッタにバイアス電圧を介在させ
た場合、又は検出抵抗を介してコレクタを接地した場
合、バイポーラトランジスタの電流検出感度が向上す
る。
【図１】本発明に係る半導体装置の実施例を示す要部側
断面図である。
断面図である。
【図２】本発明に係る半導体装置の実施例を示す平面図
である。
である。
【図３】（ａ）は図１に示す半導体装置の等価回路図で
ある。（ｂ）（ｃ）（ｄ）は本発明の他の実施例を示す
各等価回路図である。
ある。（ｂ）（ｃ）（ｄ）は本発明の他の実施例を示す
各等価回路図である。
【図４】従来の半導体装置の一例を示す等価回路図であ
る。
る。
【図５】従来の半導体装置の一例を示す平面図である。
３ 半導体基板 Ｑｂｘ ＭＯＳＦＥＴ Ｑｃ 電流検出用横型バイポーラトランジスタ４
Claims (3)
- 【請求項１】 一導電型半導体基板を共通のドレインと
し、その表面に多数のソース及びゲートを形成してなる
相似のＭ０Ｓ型電界効果トランジスタ素子群で構成した
大容量のパワー用電界効果トランジスタと、上記半導体
基板をベースとし、そのドレインエリア表面の一部に他
導電型不純物を環状に選択拡散してコレクタを形成する
と共に、環状内に他導電型不純物を選択拡散してエミッ
タを形成し、且つ、コレクタ又はエミッタに検出抵抗を
接続すると共に、上記電界効果トランジスタのドレイン
とエミッタとを接続してなり、基板抵抗による電圧降下
がベース・エミッタ間電圧以上になって導通した時にコ
レクタ電流を検出する電流検出用横型バイポーラトラン
ジスタとを具備したことを特徴とする半導体装置。 - 【請求項２】 バイポーラトランジスタのコレクタに検
出抵抗を接続した請求項１記載の半導体装置において、
エミッタと裏面電極との間にベース・エミッタ間電圧に
略等しいバイアス電圧を付加したことを特徴とする半導
体装置。 - 【請求項３】 バイポーラトランジスタのコレクタを直
接、又は検出抵抗を介して接地したことを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03279216A JP3094564B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03279216A JP3094564B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121669A true JPH05121669A (ja) | 1993-05-18 |
| JP3094564B2 JP3094564B2 (ja) | 2000-10-03 |
Family
ID=17608049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03279216A Expired - Fee Related JP3094564B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094564B2 (ja) |
-
1991
- 1991-10-25 JP JP03279216A patent/JP3094564B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3094564B2 (ja) | 2000-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |