JPH06125048A - 半導体構造とその製造方法、及び半導体デバイス - Google Patents

半導体構造とその製造方法、及び半導体デバイス

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JPH06125048A
JPH06125048A JP5106158A JP10615893A JPH06125048A JP H06125048 A JPH06125048 A JP H06125048A JP 5106158 A JP5106158 A JP 5106158A JP 10615893 A JP10615893 A JP 10615893A JP H06125048 A JPH06125048 A JP H06125048A
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bulk region
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JP5106158A
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Philip Shiota
フィリップ・シオタ
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    • H—ELECTRICITY
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 同時にＭＯＳまたはＣＭＯＳデバイスを形
成する過程に於て、ＥＳＤ保護デバイスまたは電圧関連
ダイオードに適する比較的低いブレイクダウン電圧を有
するダイオードを提供することにある。 【構成】 半導体構造であって、第１導電型式（Ｐ）
の第１バルク領域（１１０３）と、第２導電型式（Ｎ）
の低濃度にドープされたソース／ドレイン領域（１１１
１）と、第２導電型式の第２バルク領域（１１０２）
と、低濃度にドープされた第２導電型式部分（１１１
０）と、第１導電型式の低濃度にドープされたソース／
ドレイン領域（１１２０）と、低濃度にドープされた第
１導電型式部分（１１２１）と、第２導電型式部分（１
１１４）と、第２導電型式のソース／ドレイン領域（１
１１５）と、第２導電型式の第２のダイオード領域（１
１１６）と、第１導電型式の第２のダイオード領域（１
１１９）と、第１導電型式のソース／ドレイン領域（１
１１８）と、第１導電型式部分（１１１７）とを有す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに関
し、特に静電気の放電に対する保護に機能を備えた半導
体デバイスに関する。
【０００２】
【従来の技術】最新技術のＣＭＯＳ集積回路は、静電気
の放電（ＥＳＤ）現象に関して完璧な保護が施されてい
ることが要求されている。ＥＳＤに起因する過度の電圧
及び過度の電流に対するＶＬＳＩのＣＭＯＳ回路の耐性
のために、全回路ピンが効果的に保護されていると良
い。図１は、通常使用されている保護機構を示してお
り、入力保護回路（ＰＣＩ）１０１ａ及び１０１ｂが、
入力ピン１０１上にて受容される不要なＥＳＤ電圧から
入力回路１１１を保護するために使用されている。同様
に、出力保護回路（ＰＣＯ）１０２ａ及び１０２ｂは、
出力１０２上に現れる不要なＥＳＤ電圧から出力回路１
１２を保護している。電圧供給保護回路（ＰＣＶ）１０
３は、ＶＳＳ及びＶＤＤ供給ピンの両者または一方に現
れるＥＳＤ電圧から全回路を保護している。ＩＥＥＥ／
ＩＲＰＳの１９８８年度の Duvvury等による“Internal
Chip ESD Phenomena Beyond the Protection Circui
t”の１９頁から２５頁には、全ての通常に使用されて
いる保護回路は、保護された回路に対する回路圧力の原
因になっていると書かれている。言い換えると、現存す
る回路保護は、決して有効であるとは言えない。
【０００３】図２に示されたように、通常のＥＳＤ保護
は、ゲートをアースされた厚い或いは薄い酸化膜トラン
ジスタ２０１ａ、２０１ｂ、２０２ａ、２０２ｂを用い
ている。薄い酸化膜トランジスタを用いる欠点は、ゲー
トをアースされたトランジスタのブレイクダウン電圧
が、薄い酸化膜ブレイクダウン電圧に達することであ
る。このアースされたゲートモードに於けるこれらのト
ランジスタのブレイクダウンは不純物の濃度及び分布に
よるけれども、概ね１３から１７ボルトであった。典型
的な酸化膜ブレイクダウンは、約１７５オングストロー
ムのゲート酸化膜に対して１５から１７ボルトであり、
そしてゲートをアースされた薄い酸化膜ブレイクダウン
は１２から１４ボルトである。このようにデバイスブレ
イク間のブレイクダウンの差が、数ボルトだけでは不適
切であるかもしれない。
【０００４】図３は、ソース／ドレイン領域３０２、３
０３、及び低濃度にドープされたソース／ドレイン突起
３０４、３０５及び薄いゲート酸化膜、及び多結晶シリ
コンゲート３０６及び横壁スペーサ（side wall space
r）３０７を含むアースされた薄い酸化膜トランジスタ
のブレイクダウン領域の近接を示している。チャネル領
域が、基板３１１内に於けるウェル３１０内のソース／
ドレイン突起３０４及び３０５間に形成されている。そ
れは、多結晶シリコンゲート３０６に適応され、そして
この例ＶＳＳに於ては、またソース／ドレイン領域３０
２にも適応される制御電圧の影響を受けている。保護さ
れるべき入力または出力構造は、ソース／ドレイン領域
３０３に連結されている。薄いゲートのブレイクダウン
が、薄いゲート酸化膜３０１に余りにも近い領域３９９
にて発生するので、信頼性の低いデバイスである。この
デバイスは、厚い酸化膜シールドトランジスタよりも低
いブレイクダウンを有しているので、薄い酸化膜のアー
スされたゲート構造になっている。実際この構造が、現
在のチップ上の全デバイスに於ける最低の制御ブレイク
ダウン電圧を可能にしている。事実、厚手のフィールド
トランジスタは、アースされたゲート、或いはハイゲー
トとして作用しているに拘らず、恐らくは薄いゲート酸
化膜のブレイクダウンの電圧を越えてしまうだろうし、
従って保護作用としては無意味である。アースされたゲ
ートの薄い酸化膜トランジスタは、１２から１４ボルト
の間のブレイクダウンを有しており、これが使用される
かも知れないゲート酸化膜の薄さを限定してしまってい
る。ゲート酸化膜のブレイクダウンは、保護デバイスブ
レイクダウンよりも大きくなくてはならない。一般的に
低電圧のラップトップ或いはポータブルのオペレーショ
ンに関しては、与えられた限定値の電圧に対する最大限
のドライブを有していることが好ましい。これを遂行す
る一方法としては、トランジスタのＩdssを増加させる
べくゲート酸化膜を薄くすることである。もし保護デバ
イスが１２ボルトブレイクダウンに限定されたとした
ら、ゲート酸化膜を最善の状態では、少なくとも１４０
オングストロームに限定する。一方、もし８０ボルト
が、保護デバイスのブレイクダウンなら、酸化膜の厚さ
を約１００オングストロームに減少させることが可能で
ある。このことにより薄いゲートの保護された回路上に
約４０％のドライブの増加が可能になる。
【０００５】ＣＭＯＳプロセスに於て可能なＮ＋Ｐ＋拡
散が、ダイオードを形成すべく用いられるかも知れない
が、これらの２つの拡散が通常高濃度であるので、Ｉ／
Ｖ特性の悪化、即ち通常漏れ易いという、Ｖ／Ｉ ｋｎ
ｅｅ特性の悪化を招くことになる。これらの特性は、典
型的な４．５ボルトのブレイクダウンであり、典型的な
５．０ボルトの電力供給電圧より以下の容認できないブ
レイクダウンを有する保護デバイスには適さないダイオ
ードを形成することになる。
【０００６】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、同時にＭＯＳまた
はＣＭＯＳデバイスを形成する過程に於て、ＥＳＤ保護
デバイスまたは電圧関連ダイオードに適する比較的低い
ブレイクダウン電圧を有するダイオードを提供すること
にある。
【０００７】
【課題を解決するための手段】上述した目的は、本発明
によれば、低濃度にドープされたドレインデバイスを含
む典型的な従来技術のＭＯＳまたはＣＭＯＳデバイスを
製作すると同時に製作可能な低電圧保護デバイスを提供
することにより達成される。
【０００８】
【作用】本発明による保護ダイオードは、付加的なマス
クと注入段階を必要とせずに形成できる。本発明の保護
ダイオードは、１マイクロン及びそれ以下のＣＭＯＳ及
びＭＯＳプロセスフローを含む最新のプロセス技術にも
一致する。本発明によると、より低いブレイクダウン電
圧の保護デバイスを使用することにより、より薄いゲー
ト酸化膜の使用が可能になり、より薄いゲート酸化膜に
より、確実性と共に作業速度が上がり、トランジスタド
ライブをも増加させることができる。ＥＳＤ保護用とし
て本発明によるダイオードを使用すると、薄い酸化膜が
危険な状態に配置されるという同様のＥＳＤ保護用とし
て使われる従来技術の薄い酸化膜の使用に付随してきた
問題を緩和できる。本発明によると、集積回路を保護す
るＥＳＤ保護に影響を与えるための直列抵抗は必要とし
ない。また同様にＥＳＤ放電を、低インピーダンス通路
を通して素早く放出することにより、より大きなＥＳＤ
保護が可能である。
【０００９】
【実施例】以下、本発明の好適実施例を添付の図面に付
いて詳しく説明する。図４と図５は本発明の保護ダイオ
ードを示す断面図である。図４と図５にそれぞれ示され
ているように、ダイオードはＣＭＯＳ内に形成されてい
るので、Ｎウェルダイオードは片面が、ＶＤＤに連結さ
れており、そしてＰウェルは、ＶＳＳに連結された接点
を有している。
【００１０】図４に於ては、公知の方法でＮ型バルク４
１０内にＮウェル４１１が形成されている。フィールド
酸化膜領域４１２が、基板表面の電気的連結及び更にド
ープ用の部分だけを露出するべく公知の方法で形成され
ている。Ｎウェル４１１内には、Ｐ＋領域４１３の周り
に、そしてＮ＋領域４１５からは離反してＮ型領域４１
４が形成されている。図に於てはダイオード４１６と示
されている本発明によるＮ保護ダイオードは、Ｐ＋領域
４１３としての陰極及びＮ＋領域４１５としての陽極を
有して形成されている。本例に於て、保護ダイオード４
１６の陽極４１５は、正の電源ＶＤＤに連結されてお
り、そして保護ダイオード４１６の陰極４１３は、保護
されるべく入力または出力デバイスに連結されている
（図示されていない）。図４に示されているように、Ｎ
型領域４１４及びＰ＋陰極４１３が最大の不純物濃度の
差を有する領域４９９にてリバースブレイクダウン（re
versebreakdown）が発生する。本発明によるＮウェル保
護ダイオード４１６は以下の（１）の式を満たしてい
る。
【００１１】 （ＶＤＤ−ＶＳＳ）＜（ダイオードブレイクダウン電圧）＜＜（薄い酸化膜ブ レイクダウン電圧） （１）
【００１２】図５に関しては、Ｎ型バルク５１０内にて
Ｐウェル５１１が公知の方法にて形成される。フィール
ド酸化膜領域５１２がまた、公知の方法で基板表面の電
気的連結及び更にドープ用の部分だけを露出するべく形
成されている。Ｐウェル５１１内にはＰ＋領域５１３の
周りに、そしてＮ＋領域５１５から離反してＰ型領域５
１４が形成されている。図に於てはダイオード５１６と
示されている本発明によるＡＰ保護ダイオードは、Ｐ＋
領域５１５としての陰極及びＮ＋領域５１３としての陽
極を有して形成されている。本例に於て、保護ダイオー
ド５１６の陰極５１５は、負の電源供給ＶＳＳに連結さ
れており、そして保護ダイオード５１６の陽極５１３
は、保護されるべく入力または出力デバイスに連結され
ている（図示されていない）。図５に示されているよう
に、Ｐ型領域５１４及びＮ＋陽極５１３が最大の不純物
の濃度の差を有する領域４９９にてリバースブレイクダ
ウンが発生する。
【００１３】図６は、図４及び図５で示された新しいダ
イオードの使用方法を示しており、それぞれＶＤＤ入力
保護ダイオードは１０１ａ、ＶＤＤ出力保護ダイオード
は１０２ａ、そしてＶＳＳ入力保護ダイオードは１０１
ｂ、ＶＳＳ出力保護ダイオードは１０２ｂとなってい
る。電圧供給保護ダイオード１０３が図４のＮウェルダ
イオード４１６、図５のＰウェルダイオード５１６のど
ちらかとして製造される。図示されているように用いら
れた保護ダイオードによると、本発明のダイオードによ
り提供された実際の保護は、保護ダイオードのサイズに
よる。即ちダイオードが大きくなるにつれ、より多い量
の放出を吸収できる発明であるこの構造のブレイクダウ
ンの領域内には薄い酸化膜がないことに注意されたい。
従って、ＥＳＤを扱うには、本発明のダイオードが従来
技術のデバイスよりもより望ましくなる。
【００１４】図７と図４は本発明による保護ダイオード
が、（単一電力供給のみへの保護）単一保護のみを提供
している変化した実施例を示している。しかしこの単一
保護は、各々正及び負のＥＳＤの両方に対して優れた保
護を提供している。
【００１５】図７に関しては、入力１０１への負のＥＳ
Ｄパルスは入力保護ダイオード１０１ｂ／５１６を後ろ
側に片寄らせ、そして８ボルトを越えた際には導電され
る。そして電荷は大型保護ダイオード１０３によって保
護されているＶＳＳライン１１５に亘り、そこから電荷
はＶＤＤライン１１６に代わる。一方、入力１０１への
負のＥＳＤパルスは、入力保護ダイオード１０１ｂ／５
１６を前方に片寄らせ、パルスは大型保護ダイオード１
０３によって保護されているＶＳＳライン１１５に亘
り、もし８ボルトを過ぎた際にはそこから導電される。
大型保護ダイオード１０３はＶＤＤ−ＶＳＳを８．０ボ
ルトに制限している。
【００１６】図７に関し更に述べると、正のＥＳＤパル
スは出力保護ダイオード１０２ｂ／５１６を後ろ側に片
寄らせ、そして８ボルトを越えた際には導電される。そ
して電荷は、大型保護ダイオード１０３によって保護さ
れているＶＳＳライン１１５に亘り、そこから電荷はＶ
ＤＤライン１１６に代わる。一方、出力１０２への負の
ＥＳＤは出力保護ダイオード１０２ｂ／５１６を前方に
片寄らせ、パルスは大型保護ダイオード１０３によって
保護されているＶＳＳライン１１５に亘り、もし８ボル
トを過ぎた際には、そこから導電される。
【００１７】同様のＥＳＤ保護機構が図８に示されてい
る。入力１０１への負のＥＳＤパルスは入力保護ダイオ
ード１０１ａ／４１６を後ろ側に片寄らせ、そして電荷
は８ボルトを越えた際には導電される。そして電荷は大
型保護ダイオード１０３によって保護されているＶＤＤ
ライン１１６に亘り、そこから電荷はＶＳＳライン１１
５に代わる。一方入力１０１への正のＥＳＤパルスは入
力保護ダイオード１０１ａ／４１６を前方に片寄らせ、
パルスは大型保護ダイオード１０３によって保護されて
いるＶＤＤライン１１６に亘り、もし８ボルトが過ぎた
際にはそこから導電される。このように大型保護ダイオ
ード１０３は、ＶＤＤ−ＶＳＳを８．０ボルトに制限し
ている。出力１０２への負のＥＳＤパルスは、出力保護
ダイオード１０２ａ／４１６を後方に片寄らせ、そして
８ボルトを越えた際には導電される。そして電荷は大型
保護ダイオード１０３によって保護されているＶＤＤラ
イン１１６に亘り、そこから電荷はＶＳＳライン１１５
に代わる。一方出力１０２への正のＥＳＤパルスは、出
力保護ダイオード１０２ａ／４１６を前方に片寄らせ、
そしてパルスは大型保護ダイオード１０３によって保護
されているＶＤＤラインに亘り、もし８ボルトを越えた
際には導電される。
【００１８】この８Ｖダイオードはまた±５．０Ｖリニ
ア回路システム内に於て関連ダイオードとして用いられ
る。実際関連ダイオードには、低ブレイクダウンの信頼
性の高いダイオードにする適切なレベルの不純物濃度が
不可能なことから、進歩したＣＭＯＳ過程内にては形成
が困難であるとされていた。本発明の方法は従来技術の
制限を克服し、非常に優れた関連ダイオードを提供して
いる。
【００１９】図９Ａから図９Ｅは、本発明による新規の
ダイオードを構成する方法の一実施例の製作過程を示し
ている。基板１１０１はＮ型基板またはＰ型基板であっ
ても良く、どちらもそこにＮウェル１１０２及びＰウェ
ル１１０３が形成されている。要望に応じて、望ましい
不純物を有するＮ型基板を用いるとＮウェル１１０２を
形成する必要がなく、或いは望ましい不純物を有するＰ
型基板が用いられるとＰウェル１１０３を形成する必要
がない。Ｎウェル１１０２は、公知の一般技術で形成さ
れ、例えば１m2当たり約３０００Ωの面抵抗を提供する
不純物濃度を有している。同様に、Ｐウェルも、公知の
一般技術で形成され、例えば、１m2当たり約３０００Ω
の面抵抗を提供する不純物濃度を有している。フィール
ド酸化膜１１０４の層が、追加の注入が行われるべくＮ
ウェル１１０２及びＰウェル１１０３の部分を露出させ
るために公知の技術で形成される。その後、ゲート酸化
膜（図示されていない）の層が、例えば、約１５０オン
グストロームの厚みで形成され、そして多結晶シリコン
の層が、そのゲート酸化膜上に望ましい導伝性を有して
形成され、ゲート電極１１０５及び１１０６を形成すべ
く、公知の技術にて製作される。Ｎ型ブランケット注入
（blanket implant）が、そして行われ、例えば、約２
×１０18／cm3の不純物濃度を提供すべく約６０ｋｅＶ
に於て約２．５×１０13の不純物に注入されたリン不純
物を用いている。このことにより、Ｎチャネルの低濃度
ドープされたドレイン１１１１及び低濃度にドープされ
たＮ領域１１１０を形成し、同様に、デバイスの他の露
出部分に不純物を導入することになる。
【００２０】図９Ｂに示されるように、抵抗層１１０７
がＰ型注入が望ましい部分だけを露出するべく用いられ
ている。この時、Ｐ型注入が行われ、例えばホウ素約３
×１０18／cm3のネット不純物濃度（即ち、過剰に補償
された（over compensated））を提供すべく約５０ｋｅ
Ｖに於て約６×１０13の不純物に注入されたホウ素を用
いている。このことによりＮウェル１１０２内のゲート
１１０５に整合した低濃度にドープされたソース／ドレ
イン領域１１２０及びＰウェル１１０３内にＰ型領域１
１２１を形成する。このＰ型領域１１２１は必須ではな
いけれどもＮ型注入がブランケット注入になるという利
点で導入され、同領域の従来のＮ型注入の不備点を補う
ほど充分な濃度になっている。マスク層１１０７が除か
れ、そしてデバイスは酸化され、ゲート電極１１０５及
び１１０６上に横壁スペーサ１１０８を形成している。
横壁スペーサ１１０８を形成している酸化膜が、当業者
には公知のように、デバイスの単一結晶部上に同時に形
成されている酸化膜よりも、より厚い厚さで多結晶シリ
コンゲートの横壁上に形成されている。
【００２１】図９Ｃに関しては、他のマスク層１１０９
がＮ型注入を受容するデバイスの部分を露出させるべく
用いられている。このＮ型注入は、例えば１m2当たり約
７５オームの面抵抗を提供すべく約６０ｋｅＶに於て約
５．５×１０15の不純物に対して注入される砒素を有し
て行われる。このことにより、横壁スペーサ１１０８
が、当業者には公知のように、低濃度にドープされたソ
ース／ドレイン領域１１１１を提供するべく従来の不純
物レベルを維持する一方で、ソース／ドレイン領域１１
１５を、望ましい不純物濃度に形成する。Ｎ＋領域１１
１４はまた、Ｐウェル１１０３内に形成され、またＮ型
領域１１６はＮウェル１１０２内に形成される。
【００２２】図９Ｄに関しては、他のマスク層１１１３
がＰ＋注入を受容する領域を露出させるべく形成されて
おり、この注入は、例えば１m2当たり約１０５オームの
面抵抗を達成すべく約６０ｋｅＶに於て約５．５×１０
15の不純物に対して注入されるホウ素（ＢＦ2）を有し
ている。このことにより、横壁スペーサ１１０８が、低
濃度にドープされたソース／ドレイン領域１１２０の従
来の不純物レベルを維持する一方で、Ｐ型ソース／ドレ
イン領域１１１８を形成する。Ｐ＋領域１１１７がま
た、Ｎウェル１１０２内に形成され、Ｐ＋領域１１１９
が、Ｐウェル１１０３内に形成される。このことによ
り、本発明により製造された新規のダイオード４１６と
Ｐチャネルの低濃度にドープされたドレインデバイス１
１２８を有するＮウェル１１０２と、本発明により製造
された新規のダイオード５１６及びＮチャネルの低濃度
にドープされたドレインデバイス１１２９を有するＰウ
ェル１１０３とを含む図９Ｅの断面図に示されたデバイ
スが生み出される。図９Ｅに示された構造は、本発明に
より製造された新規のダイオードと、本発明の付随的ダ
イオードを形成するための付随的マスク過程を必要とし
ない単純な過程を用いて製造された従来技術低濃度にド
ープされたドレイン（ＬＤＤ）ＣＭＯＳデバイスとを有
している。
【００２３】図１０Ａから図１０Ｅは、本発明による新
規のダイオードを構成する方法の一実施例の製造過程を
示している。図１０Ａに関しては、基板２１０１はＮ型
基板またはＰ型基板であっても良く、どちらもそこにＮ
ウェル２１０２及びＰウェル１１０３が形成されてい
る。要望に応じて、望ましい不純物を有するＮ型基板を
用いるとＮウェル１１０２を形成する必要がなく、或い
は望ましい不純物を有するＮ型基板が用いられるとみウ
ェル２１０２を形成する必要がなく、或いは望ましい不
純物を有するＰ型基板が用いられると、Ｐウェル２１０
３を形成する必要がない。Ｎウェル２１０２は、公知の
一般技術で形成され、例えば１m2当たり約３０００Ωの
面抵抗を提供する不純物濃度を有している。同様に、Ｐ
ウェル２１０３が、公知の一般技術で形成され、そして
例えば、１m2当たり約３０００Ωの面抵抗を提供する不
純物濃度を有している。フィールド酸化膜２１０４の層
が、追加の注入が行われるべくＮウェル２１０２及びＰ
ウェル２１０３の部分を露出させるために公知の技術で
形成されている。その後、ゲート酸化膜（図示されてい
ない）の層が、例えば、約１５０オングストロームの厚
みで形成され、そして多結晶シリコンの層が、そのゲー
ト酸化膜上に望ましい導伝性を有して形成され、Ｐチャ
ネル電極２１０５及びＮチャネルゲート電極２１０６を
形成すべく、公知の技術にて製造される。マスク層２１
０７が形成されパターン化される。そしてＮ型注入が行
われ、例えば、約２×１０18／cm3の不純物濃度を提供
すべく約６０ｋｅＶに於ても、約２．５×１０13の不純
物に注入されたリン不純物を用いている。このことによ
り、Ｎウェル２１０３内のゲート２１０６に整合された
低濃度にドープされたソース／ドレイン領域２１１１及
びＮウェル２１０３内に低濃度にドープされたＮ領域２
１１０を形成している。
【００２４】図１０Ｂに示されるように、抵抗層２１０
９が第１のＰ型注入が望ましい部分だけを露出するべく
用いられている。この時、Ｐ型注入が行われ、例えば約
３×１０18／cm3の不純物濃度を提供すべく約５０ｋｅ
Ｖに於て約２×１０13の不純物に注入されたホウ素を用
いている。このことによりＮウェル２１０２内のゲート
２１０５に整合した低濃度にドープされたソース／ドレ
イン領域２１２０、及びＰウェル２１０３内にＰ型領域
１１２１を形成する。マスク層２１０９が除かれ、そし
てデバイスは酸化され、それぞれ図１０Ｃに示されるよ
うにゲート電極２１０５及び２１０６上に横壁スペーサ
２１０８及び２１０９を形成する。横壁スペーサを形成
している酸化膜が、デバイスの単一結晶部上に同時に形
成されている酸化膜よりも、より厚い厚さで多結晶シリ
コンゲートの横壁上に形成されている。
【００２５】図１０Ｃに関しては、他のマスク層２１１
３が、Ｎ型注入を受容するデバイスの部分を露出させる
べく用いられている。このＮ型注入は、例えば１m2当た
り約７５オームの面抵抗を提供すべく約６０ｋｅＶに於
て約５．５×１０15の不純物に対して注入される砒素を
用いて行われる。このことにより、横壁スペーサ２１０
９が、当業者には公知のように、低濃度にドープされた
ソース／ドレイン延出部２１１１の従来の不純物レベル
を維持する一方で、ソース／ドレイン領域２１１５を、
望ましい不純物濃度に形成する。Ｎ＋領域１１１４はま
た、Ｐウェル２１０３内に形成され、またＮ型領域２１
１６はＮウェル２１０２内に形成される。
【００２６】図１０Ｄに関しては、他のマスク層２１２
４が、第２のＰ型注入を受容する領域を露出させるべく
形成されており、この注入は、例えば１m2当たり約１０
５オームの面抵抗を達成すべく約６０ｋｅＶに於て約
５．５×１０15の不純物に対して注入されるホウ素（Ｂ
Ｆ2）を有している。このことにより、横壁スペーサ２
１０８が、低濃度にドープされたソース／ドレイン延出
部２１２０の従来の不純物レベルを維持する一方で、Ｐ
型ソース／ドレイン領域２１１８を形成する。Ｐ＋領域
２１１７がまたＮウェル１１０２内に形成され、そして
Ｐ＋領域２１１９が、Ｐウェル２１０３内に形成され
る。このことにより、本発明により製造された新規のダ
イオード４１６と、Ｐチャネル低濃度にドープされたド
レインデバイス２１２８を有するＮウェル２１０２と、
本発明により製造された新規のダイオード５１６及びＮ
チャネルの低濃度にドープされたドレインデバイス２１
２９を有するＰウェル２１０３とを含む図１０Ｅの断面
図に示されたデバイスが生み出される。図１０Ｅに示さ
れた構造は、本発明により製造された新規のダイオード
と、本発明の付随的ダイオードを形成するための付随的
マスク過程を必要としない単純な過程を用いて製造され
た従来技術低濃度にドープされたドレイン（ＬＤＤ）Ｃ
ＭＯＳデバイスとを有している。
【００２７】図１０の過程は、図９の過程のブランケッ
トＮ型注入を必要とせず、従って、Ｐ型領域を形成する
Ｐ型不純物の必要性もない。
【００２８】図１１Ａから図１１Ｅは、本発明による新
規のダイオードを構成する方法の他の変化した製造過程
を示している。図１１Ａに関しては、基板３１０１はＮ
型基板またはＰ型基板であっても良く、どちらもそこに
Ｎウェル３１０２及びＰウェル３１０３が形成されてい
る。要望に応じて、望ましい不純物を有するＮ型基板を
用いれば、Ｎウェル３１０２を形成する必要がなく、或
いは望ましい不純物を有するＰ型基板が用いられると、
Ｐウェル３１０３を形成する必要がない。Ｎウェル３１
０２は公知の一般技術で形成され、例えば、１m2当たり
約３０００Ωの面抵抗を提供する不純物濃度を有してい
る。同様に、Ｐウェル３１０３が、公知の一般技術で形
成され、そして例えば、１m2当たり約３０００Ωの面抵
抗を提供する不純物濃度を有している。シールド酸化膜
３１０４の層が、追加の注入が行われるべくＮウェル３
１０２及びＰウェル３１０３の部分を露出させるために
公知の技術で形成されている。その後、ゲート酸化膜
（図示されていない）の層が、例えば、約１５０オング
ストロームの厚みで形成され、そして多結晶シリコンの
層が、そのゲート酸化膜上に望ましい導伝性を有して形
成され、ゲート電極３１０５及びゲート電極３１０６を
形成すべく、公知の技術にてパターン化される。マスク
層３２０１が図示されたように形成され、パターン化さ
れる。そして注入が行われ、低濃度にドープされたＮ領
域３１１０を形成する。そしてこの注入は、例えば約２
×１０18／cm3の不純物濃度を形成すべく約６０ｋｅＶ
に於ても、約２．５×１０13の不純物に注入されたリン
不純物を用いている。この実施例に於ては、低濃度にド
ープされたのドレイン領域３１１５及び３１２０が公知
の技術により、マスク層３２０１及び３１０７に利用さ
れるマスク過程の１つまたは両方の過程の終了後、或い
はマスク層３２０１に利用されるマスク過程前のどちら
かに形成される。デバイスはそして酸化され、それぞれ
ゲート電極３１０５及び３１０６上の横壁３１０８及び
３１０９（図１１Ｃ）を形成する。
【００２９】図１１Ｂに示されるように、抵抗層３１０
７が、低濃度のＰ型領域が形成される部分だけを露出す
るべく用いられている。この時、Ｐ型注入が行われ、例
えば約３×１０18／cm3の不純物濃度を提供すべく約５
０ｋｅＶに於て約６×１０13の不純物に注入されたホウ
素を用いている。
【００３０】図１１Ｃに関しては、他のマスク層３１１
３が、Ｎ型注入を受容するデバイスの部分を露出させる
べく用いられている。Ｎ型注入は、例えば１m2当たり７
５オームの面抵抗を提供すべく約６０ｋｅＶに於て５．
５×１０15の不純物に対して注入される砒素を用いて行
われる。このことにより、横壁スペーサ３１０９が当業
者には公知のように、低濃度にドープされたソース／ド
レイン領域３１１５の従来の不純物レベルを維持する一
方で、ソース／ドレイン領域３１１１を望ましい不純物
濃度に形成する。Ｎ＋領域３１１４はまた、Ｐウェル３
１０３内に形成され、またＮ型領域３１１６はＮウェル
３１０２内に形成される。
【００３１】図１１Ｄに関しては、他のマスク層３１２
４が、Ｐ＋注入を受容する領域を露出させるべく形成さ
れており、この注入は、例えば１m2当たり約１０５オー
ムの面抵抗を達成すべく約６０ｋｅＶに於て約６×１０
15の不純物に対して注入されるホウ素（ＢＦ2）を用い
ている。このことにより、横壁スペーサ３１０８が、低
濃度にドープされたＰ型ソース／ドレイン領域延出部３
１２０の従来の不純物レベルを維持する一方で、Ｐ型ソ
ース／ドレイン領域３１１８を形成する。Ｐ＋領域３１
１７が、またＮウェル３１０２内に形成され、そしてＰ
＋領域３１１９がＰウェル１１０３内に形成される。こ
のことにより、本発明により製造された新規のダイオー
ド４１６とＰチャネル低濃度にドープされたドレインデ
バイス３１２８を有するＮウェル３１０２と、本発明に
より製造された新規のダイオード４１６及びＰ低濃度に
ドープされたドレインデバイス３１２９を有するＰウェ
ル３１０３とを含む図１１Ｅの断面図に示されたデバイ
スが生み出される。図１１Ｅに示された構造は、本発明
により製造された新規のダイオードと、本発明の付随的
ダイオードを形成するための付随的マスク過程を必要と
しない単純な過程を用いて製造された従来技術の低濃度
にドープされたドレイン（ＬＤＤ）ＣＭＯＳデバイスと
を有している。
【００３２】図１２Ａから図１２Ｅは、本発明による新
規のダイオードを構成する方法の他の実施例の製作過程
を示している。図１２Ａに関しては、基板４１０１はＮ
型基板またはＰ型基板であっても良く、どちらもそこに
Ｎウェル４１０２及びＰウェル４１０３が形成されてい
る。要望に応じて、望ましい不純物を有するＮ型基板を
用いれば、Ｎウェル４１０２を形成する必要がなく、或
いは望ましい不純物を有するＰ型基板が用いられると、
Ｐウェル４１０３を形成する必要がない。Ｎウェル４１
０２は公知の一般技術で形成され、例えば、１m2当たり
約３０００Ωの面抵抗を提供する不純物濃度を有してい
る。同様に、Ｐウェル４１０３が、公知の一般技術でも
形成され、そして例えば、１m2当たり約３０００Ωの面
抵抗を提供する不純物濃度を有している。シールド酸化
膜４１０４の層が、追加の注入が行われるべくＮウェル
４１０２及びＰウェル４１０３の部分を露出させるため
に公知の技術で形成されている。その後、ゲート酸化膜
（図示されていない）の層が、例えば約１５０オングス
トロームの厚みで形成され、そして多結晶シリコンの層
が、そのゲート酸化膜上に望ましい導伝性を有して形成
され、Ｐチャネル電極４１０５及びＮチャネルゲート電
極４１０６を形成すべく、公知の技術にて製造される。
マスク層４１０７が形成されパターン化される。そして
Ｎ型注入が行われ、例えば、約２×１０18／cm3の不純
物濃度を提供すべく約６０ｋｅＶに於ても、約２．５×
１０13の不純物に注入されたリン不純物を用いている。
このことより、低濃度にドープされたのソース／ドレイ
ン領域４１１１及びＮ領域４１１０を形成し、同様にデ
バイスの他の露出部分にＮ型不純物を注入する。
【００３３】図１２Ｂに示されるように、抵抗層４１０
９が、第１のＰ型注入が望ましい部分だけを露出するべ
く用いられている。この時、Ｐ型注入が行われ、例えば
約３×１０18／cm3の不純物濃度を提供すべく約５０ｋ
ｅＶに於て約２×１０13の不純物に注入されたホウ素を
用いている。このことにより、Ｎウェル４１０２内のゲ
ート４１０５に整合した低濃度にドープされたソース／
ドレイン領域４１２０及びＰウェル４１０３内にＰ型領
域４１２１を形成する。マスク層４１０９が除かれ、そ
れぞれ図１２Ｃに示されるようにゲート電極４１０５及
び４１０６上に横壁スペーサ４１０８及び４１０９を形
成する。横壁スペーサを形成している酸化膜が、デバイ
スの単一結晶部上に同時に形成されている酸化膜より
も、より厚い厚さで多結晶シリコンゲートの横壁上に形
成されている。
【００３４】図１２Ｃに関しては、他のマスク層４１１
３が、Ｎ型注入を受容するデバイスの部分を露出させる
べく用いられている。このＮ型注入は、例えば、１m2当
たり７５オームの面抵抗を提供すべく約６０ｋｅＶに於
て５．５×１０15の不純物に対して注入される砒素を用
いて行われる。このことにより、横壁スペーサ４１０９
が当業者には公知のように、低濃度にドープされたソー
ス／ドレイン領域４１１１の従来の不純物レベルを維持
する一方で、ソース／ドレイン領域４１１５を望ましい
不純物濃度に形成する。Ｎ＋領域４１１４はまた、Ｐウ
ェル４１０３内に形成され、またＮ型領域４１１６はＮ
ウェル４１０２内に形成される。
【００３５】図１２Ｄに関しては、他のマスク層４１２
４が、第２のＰ＋注入を受容する領域を露出させるべく
形成されており、この注入は、例えば１m2当たり約１０
５オームの面抵抗を達成すべく約６０ｋｅＶに於て約
５．５×１０15の不純物に対して注入されるホウ素（Ｂ
Ｆ2）を用いている。このことにより、横壁スペーサ４
１０８が、低濃度にドープされたソース／ドレイン領域
延出部４３１２０の従来の不純物レベルを維持する一方
で、Ｐ型ソース／ドレイン領域４１１８を形成する。Ｐ
＋領域４１１７が、またＮウェル４１０２内に形成さ
れ、そしてＰ＋領域４１１９がＰウェル４１０３内に形
成される。このことにより、本発明により製造された新
規のダイオード４１６とＰチャネルの低濃度にドープさ
れたドレインデバイス４１２８を有するＮウェル４１０
２と、本発明により製造された新規のダイオード５１６
及びＮチャネルの低濃度にドープされたドレインデバイ
ス４１２９を有するＰウェル４１０３とを含む図１２Ｅ
の断面図に示されたデバイスが生み出される。図１２Ｅ
に示された構造は、本発明により製造された新規のダイ
オードと、本発明の付随的ダイオードを形成するための
付随的マスク過程を必要としない単純な過程を用いて製
造された従来技術の低濃度にドープされたドレイン（Ｌ
ＤＤ）ＣＭＯＳデバイスとを有している。図１２の過程
は、図９の過程のブランケットＮ型注入を必要とせず、
従ってＰ型領域を形成するＰ型不純物の必要性もない。
【００３６】またマスク層４１０７は、領域４１２１内
にＮ型注入を防止するために用いられ、この領域４１２
１がより高度のネットＰ型濃度を有するようにしてい
る。このことによりダイオード５１６のブレイクダウン
電圧を減少させている。（図１２Ｅ）
【００３７】Ｎ＋及びＰ＋ドープの、例えば、本発明に
よるソースドレイン領域の多結晶シリコンバリア及び酸
化膜バリアを用いるなどの他の方法も適切であり、そう
することにより、増加したＮウェル及びＰウェル濃度が
ＬＤＤ分布を用いて提供される。この保護方法は、ケイ
素化合物及びメタルのような他のゲート材を用いる過程
に於て用いられるかも知れない。
【００３８】ＢｉＣＭＯＳデバイスはまたＣＭＯＳに於
けるＬＤＤ分布を用いているので、本発明の方法はＢｉ
ＣＭＯＳ回路と共に用いられるのにも適している。
【００３９】本発明によって用いられているＥＳＤ保護
の一実施例が図１３の平面図に示されている。この実施
例に於ては、集積回路の外端（ベンディングパッド（be
nding pads）１０１／１０２の位置内）が、本発明の保
護ダイオードで囲まれている（必ずしも必須ではな
い）。
【００４０】図１４ａは、図１３に示されたチップのハ
イライトされた部分をより詳細に示した平面図である。
図示されているように、複数の分布された領域を有する
周囲リングが、Ｐウェル５１１及びＮウェル４１１内に
形成されている。図１４ａに使用された番号は図４、
５、及び６にて使用された番号と対応している。図１４
ｂは、同様の番号を使用した図１４ａの構造を示した断
面図である。図１４ｂに示されているのは、本発明によ
るダイオードである。要望によっては、メタルストラッ
プ（metal strapping）が、例えば、図１４ａに示され
た分布を維持しつつ、ＶＳＳ及びＶＤＤ分布用の低イン
ピーダンス通路を提供すべく用いられている。また、ど
のような数の分布ストリップも、このような形で使用可
能であり、所望の数のＥＳＤ保護ダイオードを提供して
いる。もし望むなら、図７及び８によって詳細したＥＳ
Ｄ保護用のダイオードを提供すべく、単一バルク領域が
この方法にて用いられる。
【００４１】図１５は入力ボンドパッド１０１及び出力
ボンドパッド１０２を有する図１４ａの構造の詳細を示
した平面図である。図１４Ｂに示されたように、Ｐ＋領
域５１５がＰウェル５１１の外側で形成されており、Ｐ
＋領域５１５が、Ｐウェル５１１内に、しかしフィール
ド酸化膜５１２により領域５１４から離反して形成され
る図５の断面図にて示された実施例に比較してスペース
に余裕をもたせることが可能になる。同様に、図１４Ｂ
の断面図に示されているように、Ｎウェル４１１内で、
かつフィールド酸化膜４１２によって分布領域４１４か
ら離反していないＮ＋領域を有することにより、図４の
実施例の断面図の場合では得られないスペース的な余裕
が可能になる。ダイオードが数々の分布領域内に見ら
れ、そして図６に使われた同様の数字が使用されてい
る。図示されたように、メタルＭ２の第２層が、本発明
による保護ダイオードの１ターミナルを次に形成する各
分布領域にボンドパッド１０１及び１０２を連結するた
めに用いられている。
【００４２】図１６は、図８にて詳細されたように、Ｃ
ＭＯＳデバイスが、ただ１つのバルク領域内に、本発明
による新規のダイオードと共に形成される変化した実施
例を示す断面図である。図１６に於て、Ｐウェル５１０
３はＮチャネルＭＯＳデバイス５１２９と、Ｐ型Ｐウェ
ル接触５１１９とを有している。Ｎウェル５１０２は、
ＰチャネルＭＯＳデバイス５１２８（低濃度のソース／
ドレイン領域を有する必要のない）と、及び新規のダイ
オード４１６とを有している。
【００４３】図１７は、２個の離反したＮウェル１１０
２ａ及び１１０２ｂとが用いられる変化した実施例を示
しており、Ｎウェル１１０２ａは、本発明の１個または
それ以上の新規のダイオードと、Ｎウェル１１０２ｂは
１個またはそれ以上のＭＯＳデバイスとを有している。
同様に、２個の離反したＰウェル１１０３ａ及び１１０
３ｂとが用いられており、Ｐウェル１１０３ａは本発明
の１個またはそれ以上の新規のダイオードと、Ｐウェル
１１０３ｂは１個またはそれ以上のＮチャネルデバイス
とを有している。ウェル１１０２ａ、１１０２ｂ、１１
０３ａ及び１１０３ｂ内に形成された全構造が、単一の
連続過程を用いて同時に形成されている。
【００４４】同様に、図１６の実施例は、２個の離反し
たＮウェル、即ち１つは本発明の新規のダイオードと、
もう１つは、Ｐチャネルデバイスを有するように変更さ
れていることを理解されたい。同様に、図１６の実施例
は、本発明による新規のダイオード及びＮチャネルデバ
イスと、単一のＮウェルがＰチャネルデバイスとを有す
るように変化可能なのも理解されたい。
【００４５】従って、ここに詳細された各実施例による
と新規のＥＳＤ保護は、新規の半導体、典型的な従来技
術のＬＤＤ ＭＯＳデバイスを製造すると同時に製造さ
れるということである。
【００４６】本発明によると、ＥＳＤ保護は、薄い酸化
膜を使う従来技術のＥＳＤ保護技術よりも効果のある非
常に広い領域が提供される。従来技術のようにＥＳＤ保
護用に薄い酸化膜トランジスタが用いられると、ゲート
電極に隣接したドレイン部だけによって、ブレイクダウ
ン及びＥＳＤ保護が高められる。逆に、本発明による
と、それぞれがＥＳＤ保護を形成する２個の新規の本発
明によるダイオードが単一の薄いゲート酸化膜保護デバ
イスを形成するために、およそ同じ領域内に形成され
る。更に、薄いゲート酸化膜トランジスタを用いる従来
技術に於ては、望ましくない高ＥＳＤ電圧を引き起こす
ドレイン接触が、薄いゲート酸化膜トランジスタの破壊
を防止するためにゲート電極から適度な位置に離反して
いなくてはならなかった。例えば、このことはゲート酸
化膜ブレイクダウンまたはアルミニウンドレインからな
るアルミニウムの侵入が、ゲート電極に接触することに
よって発生した。しかし本発明によると、薄いゲート酸
化膜は使用されていないので、接触について心配する必
要はなくなった。
【００４７】この明細書にそれぞれ別個に言及した公告
例や出願は全て、本明細書に言及したことによって本出
願の一部とされたい。
【００４８】本発明はその詳細な実施例に関して記述さ
れたが、添付の請求項の技術的視点を逸脱することなし
に種々の変形が可能であることは、当事者には明かであ
る。
【００４９】
【発明の効果】上述したように本発明によれば、保護ダ
イオードが、付加的なマスクと注入段階を必要とせずに
形成できる。本発明の保護ダイオードは、１マイクロン
及びそれ以下のＣＭＯＳ及びＭＯＳプロセスフローを含
む最新のプロセス技術にも一致する。更に、本発明によ
れば、より低いブレイクダウン電圧の保護デバイスを使
用することにより、より薄いゲート酸化膜の使用が可能
になり、より薄いゲート酸化膜により、確実性と共に作
業速度が上がり、トランジスタドライブをも増加させる
ことができる。ＥＳＤ保護用として本発明によるダイオ
ードを使用すると、薄い酸化膜が危険な状態に配置され
るという同様のＥＳＤ保護用として使われる従来技術の
薄い酸化膜の使用に付随してきた問題を緩和できる。更
に、本発明によれば、集積回路を保護するＥＳＤ保護に
影響を与えるための直列抵抗は必要としない。また同様
にＥＳＤ放電を、低インピーダンス通路を通して素早く
放出することにより、より大きなＥＳＤ保護が可能であ
る。
【図面の簡単な説明】
【図１】典型的な従来技術のＥＳＤ保護機構を示す模式
図である。
【図２】図１のＥＳＤ保護を実行する典型的な従来技術
の回路を示す模式図である。
【図３】ＥＳＤ保護用に用いられ、そのブレイクダウン
機構を示す典型的なＭＯＳトランジスタの断面図であ
る。
【図４】本発明によるＮ型領域内に形成されたダイオー
ドの一実施例を示す断面図である。
【図５】本発明によるＰ型領域内に形成されたダイオー
ドの一実施例を示す断面図である。
【図６】本発明により形成されたダイオードを使用する
ＥＳＤ保護回路の変形例を示す模式図である。
【図７】本発明により形成されたダイオードを使用する
ＥＳＤ保護回路の変形例を示す模式図である。
【図８】本発明により形成されたダイオードを使用する
ＥＳＤ保護回路の変形例を示す模式図である。
【図９】図９はＡ及びＢ及びＣ及びＤ及びＥからなり、
本発明の一実施例による製作順序を示す断面図である。
【図１０】図１０はＡ及びＢ及びＣ及びＤ及びＥからな
り、本発明の他の実施例による製作順序を示す断面図で
ある。
【図１１】図１１はＡ及びＢ及びＣ及びＤ及びＥからな
り、本発明の他の実施例による製作順序を示す断面図で
ある。
【図１２】図１２はＡ及びＢ及びＣ及びＤ及びＥからな
り、本発明の他の実施例による製作順序を示す断面図で
ある。
【図１３】集積回路に於ける本発明により形成されたダ
イオードの配置の一実施例を示す平面図である。
【図１４】図１４はＡ及びＢからなり、Ａは本発明によ
り形成されたダイオードを示す平面図であり、Ｂは、本
発明により形成されたダイオードを示す平面図である。
【図１５】ボンディングパッドを含む平面図である。
【図１６】変化例の断面図である。
【図１７】他の実施例の断面図である。
【符号の説明】
１０１ 入力ピン １０１ａ、１０１ｂ 入力保護回路（ＰＣＩ） １０２ 出力ピン １０２ａ、１０２ｂ 出力保護回路（ＰＣＯ） １０３ 電圧供給保護回路（ＰＣＶ） １１１ 入力回路 １１２ 出力回路 １１５ ＶＳＳライン １１６ ＶＤＤライン ２０１ 入力ピン ２０１ａ、２０１ｂ 酸化膜トランジスタ ２０２ 出力ピン ２０２ａ、２０２ｂ 酸化膜トランジスタ ３０１ 薄いゲート酸化膜 ３０２、３０３ ソース／ドレイン領域 ３０４、３０５ ソース／ドレイン突起 ３０６ 多結晶シリコンゲ−ト ３０７ 横壁スペ−サ ３１０ ウェル ３１１ 基板 ４１０ Ｎ型バルク ４１１ Ｎウェル ４１２ フィ−ルド酸化膜領域 ４１３ Ｐ＋領域 ４１４ Ｎ型領域 ４１５ Ｎ＋領域 ４１６ ダイオ−ド ５１０ Ｎ型バルク ５１１ Ｐウェル ５１２ フィ−ルド酸化膜領域 ５１３ Ｎ＋領域 ５１４ Ｐ型領域 ５１５ Ｐ＋領域 ５１６ ダイオ−ド １１０１ 基板 １１０２ Ｎウェル １１０３ Ｐウェル １１０４ フィ−ルド酸化膜層 １１０５、１１０６ ゲ−ト電極 １１０７ 抵抗層 １１０８ 横壁スペ−サ １１０９ マスク層 １１１０ 低濃度にドープされたＮ領域 １１１１ 低濃度にドープされたソ−ス／ドレイン領域 １１１３ マスク層 １１１４ Ｎ＋領域 １１１５ ソ−ス／ドレイン領域 １１１６ ダイオ−ド領域 １１１７ Ｐ＋領域 １１１８ Ｐ型ソ−ス／ドレイン領域 １１１９ Ｐ＋領域 １１２０ 低濃度にドープされたソース／ドレイン領域 １１２１ Ｐ型領域 １１２８ Ｐチャネルの低濃度にドープされたドレイン
デバイス １１２９ Ｎチャネルの低濃度にドープされたドレイン
デバイス ２１０１ 基板 ２１０２ Ｎウェル ２１０３ Ｐウェル ２１０４ フィ−ルド酸化膜層 ２１０５、２１０６ ゲ−ト電極 ２１０７ 抵抗層 ２１０８ 横壁スペ−サ ２１０９ マスク層 ２１１０ 低濃度にドープされたＮ領域 ２１１１ 低濃度にドープされたソ−ス／ドレイン領域 ２１１３ マスク層 ２１１４ Ｎ＋領域 ２１１５ ソ−ス／ドレイン領域 ２１１６ ダイオ−ド領域 ２１１７ Ｐ＋領域 ２１１８ Ｐ型ソ−ス／ドレイン領域 ２１１９ Ｐ＋領域 ２１２０ 低濃度にドープされたソース／ドレイン領域 ２１２１ Ｐ型領域 ２１２８ Ｐチャネルの低濃度にドープされたドレイン
デバイス ２１２９ Ｎチャネルの低濃度にドープされたドレイン
デバイス ３１０１ 基板 ３１０２ Ｎウェル ３１０３ Ｐウェル ３１０４ フィ−ルド酸化膜層 ３１０５、３１０６ ゲ−ト電極 ３１０７ 抵抗層 ３１０８ 横壁スペ−サ ３１０９ マスク層 ３１１０ 低濃度にドープされたＮ領域 ３１１１ 低濃度にドープされたソ−ス／ドレイン領域 ３１１３ マスク層 ３１１４ Ｎ＋領域 ３１１５ ソ−ス／ドレイン領域 ３１１６ ダイオ−ド領域 ３１１７ Ｐ＋領域 ３１１８ Ｐ型ソ−ス／ドレイン領域 ３１１９ Ｐ＋領域 ３１２０ 低濃度にドープされたソース／ドレイン領域 ３１２１ Ｐ型領域 ３１２８ Ｐチャネルの低濃度にドープされたドレイン
デバイス ３１２９ Ｎチャネルの低濃度にドープされたドレイン
デバイス ４１０１ 基板 ４１０２ Ｎウェル ４１０３ Ｐウェル ４１０４ フィ−ルド酸化膜層 ４１０５、４１０６ ゲ−ト電極 ４１０７ 抵抗層 ４１０８ 横壁スペ−サ ４１０９ マスク層 ４１１０ 低濃度にドープされたＮ領域 ４１１１ 低濃度にドープされたソ−ス／ドレイン領域 ４１１３ マスク層 ４１１４ Ｎ＋領域 ４１１５ ソ−ス／ドレイン領域 ４１１６ ダイオ−ド領域 ４１１７ Ｐ＋領域 ４１１８ Ｐ型ソ−ス／ドレイン領域 ４１１９ Ｐ＋領域 ４１２０ 低濃度にドープされたソース／ドレイン領域 ４１２１ Ｐ型領域 ４１２８ Ｐチャネルの低濃度にドープされたドレイン
デバイス ４１２９ Ｎチャネルの低濃度にドープされたドレイン
デバイス ５１０２ Ｎウェル ５１０３ Ｐウェル ５１０４ フィ−ルド酸化膜層 ５１０５、５１０６ ゲ−ト電極 ５１０８ 横壁スペ−サ ５１１０ 低濃度にドープされたＮ領域 ５１１１ 低濃度にドープされたソ−ス／ドレイン領域 ５１１５ ソ−ス／ドレイン領域 ５１１６ ダイオ−ド領域 ５１１７ Ｐ＋領域 ５１１８ Ｐ型ソ−ス／ドレイン領域 ５１１９ Ｐ＋領域 ５１２８ Ｐチャネルの低濃度にドープされたドレイン
デバイス ５１２９ Ｎチャネルの低濃度にドープされたドレイン
デバイス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体構造の製造方法であって、 ａ）第１導電型式（Ｐ）の第１バルク領域（１１０３）
    内に、前記第１導電型式とは相異なる第２の導電型式
    （Ｎ）の低濃度にドープされたソース／ドレイン領域
    （１１１１）を形成する過程と、 ｂ）前記第２導電型式の第２バルク領域（１１０２）内
    に、第１のダイオード領域の低濃度にドープされた第２
    導電型式部分（１１１０）を形成する過程と、 ｃ）前記第２バルク領域（１１０２）内に、前記第１導
    電型式の低濃度にドープされたソース／ドレイン領域
    （１１２０）を形成する過程と、 ｄ）前記第１バルク領域（１１０３）内に、第１のダイ
    オード領域の低濃度にドープされた第１導電型式部分
    （１１２１）を形成する過程と、 ｅ）前記第１バルク領域（１１０３）内に、前記第１の
    ダイオード領域の第２導電型式部分（１１１４）を形成
    する過程と、 ｆ）前記第１バルク領域（１１０３）内に、前記第２導
    電型式のソース／ドレイン領域（１１１５）を形成する
    過程と、 ｇ）前記第２バルク領域（１１０２）内に、前記第２導
    電型式の第２のダイオード領域（１１１６）を形成する
    過程と、 ｈ）前記第１バルク領域（１１０３）内に、前記第１導
    電型式の第２のダイオード領域（１１１９）を形成する
    過程と、 ｉ）前記第２バルク領域（１１０２）内に、前記第１導
    電型式のソース／ドレイン領域（１１１８）を形成する
    過程と、 ｊ）前記第２バルク領域（１１０２）内に、前記第１の
    ダイオード領域の第１導電型式部分（１１１７）を形成
    する過程とを有し、 前記第１バルク領域が、 低濃度にドープされたソース／ドレイン領域を備えたＭ
    ＯＳデバイスと、 第１の端子として働く、前記第１バルク領域内に形成さ
    れた前記第１のダイオード領域の前記第２導電型式部分
    と、第２の端子として働く、前記第１バルク領域内の前
    記第２のダイオード領域とを備えたダイオードとを有
    し、 前記第２バルク領域が、 低濃度にドープされたソース／ドレイン領域を備えたＭ
    ＯＳデバイスと、 第１端子として働く、前記第２バルク領域内の前記第１
    のダイオード領域の前記第１導電型式部分と、第２端子
    として働く、前記第２バルク領域内の前記第２ダイオー
    ド領域とを備えたダイオードとを有することを特徴とす
    る製造方法。
  2. 【請求項２】 過程ａ）と過程ｂ）とが、同時に実行
    されることを特徴とする請求項１に記載の製造方法。
  3. 【請求項３】 過程ａ）と過程ｂ）とが、ブランケッ
    ト注入を用いて同時に実行されることを特徴とする請求
    項２に記載の製造方法。
  4. 【請求項４】 過程ｃ）と過程ｄ）とが、同時に実行
    されることを特徴とする請求項１に記載の製造方法。
  5. 【請求項５】 過程ｅ）、過程ｆ）及び過程ｇ）が、
    同時に実行されることを特徴とする請求項１に記載の製
    造方法。
  6. 【請求項６】 過程ｈ）、過程ｉ）及び過程ｊ）が、
    同時に実行されることを特徴とする請求項１に記載の製
    造方法。
  7. 【請求項７】 前記バルク領域内に、前記低濃度にド
    ープされたソース／ドレイン領域を形成する前記過程の
    一方若しくは両方が、ゲート電極をマスクの一部として
    利用し、 前記バルク領域内に前記ソース／ドレイン領域を形成す
    る前記過程が、ゲート電極横壁スペーサをマスクの一部
    として利用し、 それによって、低濃度にドープされたソース／ドレイン
    領域によって、前記ゲート電極から横方向に間隔を於て
    配置された、前記ソース／ドレイン領域を提供すること
    を特徴とする請求項１に記載の製造方法。
  8. 【請求項８】 前記ブランケット注入によって注入さ
    れた領域が、後続の相異なる導電型式のドーピング過程
    に於て、過剰に補償されることを特徴とする請求項３に
    記載の製造方法。
  9. 【請求項９】 半導体構造であって、 第１導電型式（Ｐ）の第１バルク領域（１１０３）と、 前記第１バルク領域内に形成された、前記第１導電型式
    とは相異なる第２導電型式の低濃度にドープされたソー
    ス／ドレイン領域（１１１１）と、 前記第２導電型式の第２バルク領域（１１０２）と、 前記第２バルク領域内に形成された第１のダイオード領
    域の、低濃度にドープされた第２導電型式部分（１１１
    ０）と、 前記第２バルク領域（１１０２）内に形成された、前記
    第１導電型式の低濃度にドープされたソース／ドレイン
    領域（１１２０）と、 前記第１バルク領域（１１０３）内に形成された、第１
    のダイオード領域の低濃度にドープされた第１導電型式
    部分（１１２１）と、 前記第１バルク領域（１１０３）内に形成された、前記
    第１のダイオード領域の第２導電型式部分（１１１４）
    と、 前記第１バルク領域（１１０３）内に形成された、前記
    第２導電型式のソース／ドレイン領域（１１１５）と、 前記第２バルク領域（１１０２）内に形成された、前記
    第２導電型式の第２のダイオード領域（１１１６）と、 前記第１バルク領域（１１０３）内に形成された、前記
    第１導電型式の第２のダイオード領域（１１１９）と、 前記第２バルク領域（１１０２）内に形成された、前記
    第１導電型式のソース／ドレイン領域（１１１８）と、 前記第２バルク領域（１１０２）内に形成された、前記
    第１のダイオード領域の第１導電型式部分（１１１７）
    とを有し、 前記第１バルク領域が、 低濃度にドープされたソース／ドレイン領域を備えたＭ
    ＯＳデバイスと、 第１の端子として働く、前記第１バルク領域内に形成さ
    れた前記第１のダイオード領域の前記第２の導電型式の
    部分と、第２の端子として働く、前記第１バルク領域内
    の前記第２のダイオード領域とを備えたダイオードとを
    有し、 前記第２バルク領域が、 低濃度にドープされたソース／ドレイン領域を備えたＭ
    ＯＳデバイスと、 第１端子として働く、前記第２バルク領域内の前記第１
    のダイオード領域の前記第１の導電型式の部分と、第２
    端子として働く、前記第２バルク領域内の前記第２ダイ
    オード領域とを備えたダイオードとを有することを特徴
    とする半導体構造。
  10. 【請求項１０】 半導体デバイスであって、 集積回路の周縁部に沿って配置された複数のボンディン
    グパッドと、 前記ボンディングパッドを含む領域内に配置されてい
    て、かつ少なくとも１つのバルク領域内に配置された入
    力保護ダイオードとして働く１個または複数のダイオー
    ドを形成する複数の拡散ストリップを含む領域とを有す
    ることを特徴とする半導体デバイス。
  11. 【請求項１１】 半導体構造の製造方法であって、 ａ）第１導電型式（Ｐ）の第１バルク領域（５１０３）
    内に、前記第１導電型式とは相異なる第２導電型式
    （Ｎ）の低濃度にドープされたソース／ドレイン領域
    （５１１１）を形成する過程と、 ｂ）前記第２導電型式の１個または複数の第２バルク領
    域（５１０２）内に、第１のダイオード領域の低濃度に
    ドープされた第２導電型式部分（５１１０）を形成する
    過程と、 ｃ）前記第１バルク領域（５１０３）内に、前記第２導
    電型式のソース／ドレイン領域（５１１５）を形成する
    過程と、 ｄ）前記第２バルク領域（５１０２）内に、前記第２導
    電型式の第２のダイオード領域（５１１６）を形成する
    過程と、 ｅ）前記第２バルク領域（５１０２）内に、前記第１導
    電型式のソース／ドレイン領域（５１１８）を形成する
    過程と、 ｆ）前記第２バルク領域（５１０２）内に、前記第１の
    ダイオード領域の第１導電型式部分（５１１７）とを形
    成する過程とを有し、 前記第１バルク領域が、 低濃度にドープされたソース／ドレイン領域を備えたＭ
    ＯＳデバイスを有し、 前記第２バルク領域が、 ＭＯＳデバイスと、 第１の端子として働く、前記第２バルク領域内の前記第
    １のダイオード領域の前記第１導電型式部分と、第２の
    端子として働く、前記第２バルク領域の前記第２のダイ
    オード領域とを備えたダイオードとを有することを特徴
    とする製造方法。
  12. 【請求項１２】 過程ａ）と過程ｂ）とが、同時に実
    行されることを特徴とする請求項１１に記載の製造方
    法。
  13. 【請求項１３】 過程ａ）と過程ｂ）とが、ブランケ
    ット注入を用いて、同時に実行されることを特徴とする
    請求項１２に記載の製造方法。
  14. 【請求項１４】 過程ｃ）と過程ｄ）とが、同時に実
    行されることを特徴とする請求項１１に記載の製造方
    法。
  15. 【請求項１５】 過程ｅ）と過程ｆ）が同時に実行さ
    れることを特徴とする請求項１１に記載の製造方法。
  16. 【請求項１６】 前記第２バルク領域内（５１０２）
    内に、前記第１導電型式の低濃度にドープされたソース
    ／ドレイン領域を形成する過程を更に有することを特徴
    とする請求項１１に記載の製造方法。
  17. 【請求項１７】 前記バルク領域内に、前記低濃度に
    ドープされたソース／ドレイン領域を形成する前記過程
    の一方若しくは両方が、ゲート電極をマスクの一部とし
    て利用し、 前記バルク領域内に前記ソース／ドレイン領域を形成す
    る前記過程が、ゲート電極側壁スペーサをマスクの一部
    として利用し、 それによって、低濃度にドープされたソース／ドレイン
    領域によって、前記ゲート電極から横方向に間隔を於て
    配置された、前記ソース／ドレイン領域を提供すること
    を特徴とする請求項１６に記載の製造方法。
  18. 【請求項１８】 前記ブランケット注入によって注入
    された領域が、後続の相異なる導電型式のドーピング過
    程に於て、過剰に補償されることを特徴とする請求項１
    ３に記載の製造方法。
  19. 【請求項１９】 前記第１バルク領域（５１０３）内
    に、第１導電型式のウェル接合を形成する過程とを更に
    有することを特徴とする請求項１１に記載の製造方法。
  20. 【請求項２０】 前記第１導電型式のウェル接合を形
    成する過程が、前記第２バルク領域内に前記ソース／ド
    レイン領域を成形する前記過程ｉ）と同時に実行される
    ことを特徴とする請求項１９に記載の製造方法。
  21. 【請求項２１】 半導体構造であって、 第１導電型式（Ｐ）の第１バルク領域（５１０３）と、
    前記第１バルク領域内に形成された前記第１導電型式と
    は相異なる第２導電型式（Ｎ）の低濃度にドープされた
    ソース／ドレイン領域（５１１１）と、 前記第２導電型式の１個または複数の第２バルク領域
    （５１０２）と、 前記第２バルク領域内に形成された、前記第１のダイオ
    ードの低濃度にドープされた第２導電型式部分（５１１
    ０）と、 前記第１バルク領域（５１０３）内に形成された前記第
    ２導電型式のソース／ドレイン領域（５１１５）と、 前記第２バルク領域（５１０２）内に形成された、前記
    第２導電型式の第２のダイオード領域（５１１６）と、 前記第２バルク領域（５１０２）内に形成された、前記
    第１導電型式のソース／ドレイン領域（５１１８）と、 前記第２バルク領域（５１０２）内に形成された、前記
    第１ダイオード領域の第１導電型式部分（５１１７）と
    を有し、 前記第１バルク領域が、 低濃度にドープされたソース／ドレインを備えたＭＯＳ
    デバイスを有し、 前記第２バルク領域が、 ＭＯＳデバイスと、 第１の端子として働く、前記第２バルク領域内の前記第
    １のダイオード領域の前記第１導電型式部分と、第２の
    端子として働く、前記第２バルク領域内の前記第２のダ
    イオード領域とを備えたダイオードとを有することを特
    徴とする半導体構造。
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