JPH0512222A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0512222A JPH0512222A JP18703291A JP18703291A JPH0512222A JP H0512222 A JPH0512222 A JP H0512222A JP 18703291 A JP18703291 A JP 18703291A JP 18703291 A JP18703291 A JP 18703291A JP H0512222 A JPH0512222 A JP H0512222A
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- Japan
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- main memory
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 12
- 230000009977 dual effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 二重化構成された情報処理装置において、自
系中央制御処理装置から他系主記憶装置へのデータ書き
込みの高速化を図る。 【構成】 自系装置間は１本のバス４−１（４−２）で
接続され、自系中央制御処理装置１−１（１−２）と他
系主記憶装置２−２（２−１）間は２本のバス５−１
（５−２）と書き込み専用バス６−１（６−２）で接続
され、この２本のバスにデータを交互に乗せて他系主記
憶装置２−２（２−１）に書き込む。
系中央制御処理装置から他系主記憶装置へのデータ書き
込みの高速化を図る。 【構成】 自系装置間は１本のバス４−１（４−２）で
接続され、自系中央制御処理装置１−１（１−２）と他
系主記憶装置２−２（２−１）間は２本のバス５−１
（５−２）と書き込み専用バス６−１（６−２）で接続
され、この２本のバスにデータを交互に乗せて他系主記
憶装置２−２（２−１）に書き込む。
Description
【０００１】
【産業上の利用分野】本発明は二重化構成された情報処
理装置に係り、特に中央制御処理装置と主記憶装置と入
出力制御装置が二重化構成された情報処理装置に関する
ものである。
理装置に係り、特に中央制御処理装置と主記憶装置と入
出力制御装置が二重化構成された情報処理装置に関する
ものである。
【０００２】
【従来の技術】二重化構成された情報処理装置は、その
目的から障害に対する信頼性向上のため、両系の主記憶
装置の内容を一致させるように作られている。従来の二
重化構成された情報処理装置の一例を図２に示し説明す
る。従来の二重化構成された情報処理装置は、この図２
に示すように、自系中央制御処理装置１０と自系主記憶
装置２０および自系入出力制御装置３０と、この自系側
の中央制御処理装置１０と主記憶装置２０と入出力制御
装置３０を接続しデータの読み出し動作／書き込み動作
を行うバス４０、自系中央制御処理装置１０がクロック
同期していない他系主記憶装置２１とのデータの読み出
し動作／書き込み動作を行うバス５０、他系中央制御処
理装置１１と他系主記憶装置２１および他系入出力制御
装置３１と、この他系側の中央制御処理装置１１と主記
憶装置２１と入出力制御装置３１を接続しデータの読み
出し動作／書き込み動作を行うバス４１、中央制御処理
装置１１がクロック同期していない他系主記憶装置２０
とのデータの読み出し動作／書き込み動作を行うバス５
１で構成されている。なお、６０は自系と他系との境界
線を示す。
目的から障害に対する信頼性向上のため、両系の主記憶
装置の内容を一致させるように作られている。従来の二
重化構成された情報処理装置の一例を図２に示し説明す
る。従来の二重化構成された情報処理装置は、この図２
に示すように、自系中央制御処理装置１０と自系主記憶
装置２０および自系入出力制御装置３０と、この自系側
の中央制御処理装置１０と主記憶装置２０と入出力制御
装置３０を接続しデータの読み出し動作／書き込み動作
を行うバス４０、自系中央制御処理装置１０がクロック
同期していない他系主記憶装置２１とのデータの読み出
し動作／書き込み動作を行うバス５０、他系中央制御処
理装置１１と他系主記憶装置２１および他系入出力制御
装置３１と、この他系側の中央制御処理装置１１と主記
憶装置２１と入出力制御装置３１を接続しデータの読み
出し動作／書き込み動作を行うバス４１、中央制御処理
装置１１がクロック同期していない他系主記憶装置２０
とのデータの読み出し動作／書き込み動作を行うバス５
１で構成されている。なお、６０は自系と他系との境界
線を示す。
【０００３】このように構成された情報処理装置におい
て、自系と他系の両系の主記憶装置２０と２１の内容を
一致させるため、自系の中央制御処理装置１０が自系主
記憶装置２０と他系主記憶装置２１へ同時に書き込み動
作を行っている。このとき、書き込み手順を示した説明
図である図３の（ａ）に示すように、自系と他系の両系
の主記憶装置２０と２１への書き込み動作手順は、自系
主記憶装置書き込み動作７１（ＷＳ1：ＷＳ＝Write Sel
f）と他系主記憶装置書き込み動作８１（ＷＭ1：ＷＭ＝
Write Mate）を同時に行い始め、他系主記憶装置書き込
み動作８１が同期化動作が入る時間だけ遅れて、次の動
作である自系主記憶装置書き込み動作７２（ＷＳ2）と
他系主記憶装置書き込み動作８２（ＷＭ2）に移る。し
たがって、自系と他系の両系の主記憶装置への書き込み
動作時間ｔ1は他系主記憶装置書き込み動作８１と８２
の和になる。このことは、自系の中央制御処理装置１０
は自系主記憶装置２０への書き込み動作が終了しても他
系主記憶装置２１の書き込み動作時間の影響を受け、次
の両系主記憶装置への書き込み動作に移ることができな
かったということである。
て、自系と他系の両系の主記憶装置２０と２１の内容を
一致させるため、自系の中央制御処理装置１０が自系主
記憶装置２０と他系主記憶装置２１へ同時に書き込み動
作を行っている。このとき、書き込み手順を示した説明
図である図３の（ａ）に示すように、自系と他系の両系
の主記憶装置２０と２１への書き込み動作手順は、自系
主記憶装置書き込み動作７１（ＷＳ1：ＷＳ＝Write Sel
f）と他系主記憶装置書き込み動作８１（ＷＭ1：ＷＭ＝
Write Mate）を同時に行い始め、他系主記憶装置書き込
み動作８１が同期化動作が入る時間だけ遅れて、次の動
作である自系主記憶装置書き込み動作７２（ＷＳ2）と
他系主記憶装置書き込み動作８２（ＷＭ2）に移る。し
たがって、自系と他系の両系の主記憶装置への書き込み
動作時間ｔ1は他系主記憶装置書き込み動作８１と８２
の和になる。このことは、自系の中央制御処理装置１０
は自系主記憶装置２０への書き込み動作が終了しても他
系主記憶装置２１の書き込み動作時間の影響を受け、次
の両系主記憶装置への書き込み動作に移ることができな
かったということである。
【０００４】
【発明が解決しようとする課題】この従来の二重化構成
された情報処理装置では、自系の中央制御処理装置１０
は自系主記憶装置２０への書き込み動作が終了しても他
系主記憶装置２１への書き込み動作が遅い時間だけ、次
の動作に移る時間が長くなってしまい処理能力が低下す
るという課題があった。
された情報処理装置では、自系の中央制御処理装置１０
は自系主記憶装置２０への書き込み動作が終了しても他
系主記憶装置２１への書き込み動作が遅い時間だけ、次
の動作に移る時間が長くなってしまい処理能力が低下す
るという課題があった。
【０００５】
【課題を解決するための手段】本発明の情報処理装置
は、中央制御処理装置と主記憶装置と入出力制御装置が
二重化構成になっており、この中央制御処理装置が自系
主記憶装置と自系入出力制御装置と接続されデータの読
み出し動作／書き込み動作を行う第１のバスと、上記中
央制御処理装置が他系主記憶装置と接続され他系主記憶
装置とのデータの読み出し動作／書き込み動作を行う第
２のバスと、自系の中央制御処理装置から他系主記憶装
置へのデータの書き込み動作時にのみ使用する書き込み
専用バスを有し、中央制御処理装置が書き込み動作を両
系の主記憶装置に対して行うシステムで、他系主記憶装
置にデータの書き込み時に、他系の主記憶装置と接続さ
れている上記第２のバスと書き込み専用バスの２種類の
バスを交互に介して主記憶装置にデータの書き込みを行
うようにしたものである。
は、中央制御処理装置と主記憶装置と入出力制御装置が
二重化構成になっており、この中央制御処理装置が自系
主記憶装置と自系入出力制御装置と接続されデータの読
み出し動作／書き込み動作を行う第１のバスと、上記中
央制御処理装置が他系主記憶装置と接続され他系主記憶
装置とのデータの読み出し動作／書き込み動作を行う第
２のバスと、自系の中央制御処理装置から他系主記憶装
置へのデータの書き込み動作時にのみ使用する書き込み
専用バスを有し、中央制御処理装置が書き込み動作を両
系の主記憶装置に対して行うシステムで、他系主記憶装
置にデータの書き込み時に、他系の主記憶装置と接続さ
れている上記第２のバスと書き込み専用バスの２種類の
バスを交互に介して主記憶装置にデータの書き込みを行
うようにしたものである。
【０００６】
【作用】本発明においては、他系主記憶装置への書き込
みにおいて、１本のバスの書き込み時間は自系主記憶装
置への書き込み時間の２倍までならば、自系と他系の両
系の主記憶装置への書き込みは他系主記憶装置への書き
込み時間に影響されず、自系の主記憶装置への書き込み
が終了したならば、自系中央制御処理装置は次の動作に
移行する。
みにおいて、１本のバスの書き込み時間は自系主記憶装
置への書き込み時間の２倍までならば、自系と他系の両
系の主記憶装置への書き込みは他系主記憶装置への書き
込み時間に影響されず、自系の主記憶装置への書き込み
が終了したならば、自系中央制御処理装置は次の動作に
移行する。
【０００７】
【実施例】図１は本発明による情報処理装置の一実施例
を示すブロック図である。この図１において、１−１，
１−２は中央制御処理装置、２−１，２−２は主記憶装
置、３−１，３−２は入出力制御装置で、これらは二重
化構成になっている。４−１（４−２）は中央制御処理
装置１−１（１−２）が自系主記憶装置２−１（２−
２）と自系入出力制御装置３−１（３−２）と接続され
データの読み出し動作／書き込み動作を行うバス、５−
１（５−２）は中央制御処理装置１−１（１−２）が他
系主記憶装置２−２（２−１）と接続され他系主記憶装
置とのデータの読み出し動作／書き込み動作を行うバ
ス、６−１（６−２）は自系の中央制御処理装置１−１
（１−２）から他系主記憶装置２−２（２−１）へのデ
ータの書き込み動作時にのみ使用する書き込み専用バス
である。そして、中央制御処理装置が書き込み動作を両
系の主記憶装置に対して行うシステムで、他系主記憶装
置にデータの書き込み時に、他系の主記憶装置と接続さ
れている上記バス５−１と書き込み専用バス６−１また
はバス５−２と書き込み専用バス６−２の２種類のバス
を交互に介して主記憶装置にデータの書き込みを行うよ
うに構成されている。なお、７は自系と他系の境界線を
示す。
を示すブロック図である。この図１において、１−１，
１−２は中央制御処理装置、２−１，２−２は主記憶装
置、３−１，３−２は入出力制御装置で、これらは二重
化構成になっている。４−１（４−２）は中央制御処理
装置１−１（１−２）が自系主記憶装置２−１（２−
２）と自系入出力制御装置３−１（３−２）と接続され
データの読み出し動作／書き込み動作を行うバス、５−
１（５−２）は中央制御処理装置１−１（１−２）が他
系主記憶装置２−２（２−１）と接続され他系主記憶装
置とのデータの読み出し動作／書き込み動作を行うバ
ス、６−１（６−２）は自系の中央制御処理装置１−１
（１−２）から他系主記憶装置２−２（２−１）へのデ
ータの書き込み動作時にのみ使用する書き込み専用バス
である。そして、中央制御処理装置が書き込み動作を両
系の主記憶装置に対して行うシステムで、他系主記憶装
置にデータの書き込み時に、他系の主記憶装置と接続さ
れている上記バス５−１と書き込み専用バス６−１また
はバス５−２と書き込み専用バス６−２の２種類のバス
を交互に介して主記憶装置にデータの書き込みを行うよ
うに構成されている。なお、７は自系と他系の境界線を
示す。
【０００８】つぎにこの図１に示す実施例の動作を図３
を参照して説明する。まず、自系と他系の両系の主記憶
装置２−１と２−２の内容を一致させるため、自系の中
央制御処理装置１−１が自系主記憶装置２−１と他系主
記憶装置２−２へ同時に書き込み動作を行っている。こ
のとき、書き込み手順を示した説明図である図３の
（ｂ）に示すように、両系の主記憶装置２−１と２−２
への書き込み動作は、自系主記憶装置書き込み動作７３
と他系主記憶装置書き込み動作８３を同時に行い始め、
今までは他系主記憶装置書き込み動作８３が同期化動作
に入る時間だけ遅れていたが、自系の中央制御処理装置
１−１から他系主記憶装置２２への書き込み時にのみ使
用する書き込み専用バス６−１を使用することで、次の
動作である自系主記憶装置書き込み動作７４と他系主記
憶装置書き込み動作８４に移行することができる。した
がって、両系の主記憶装置への書き込み動作時間は自系
主記憶装置書き込み動作７３と８４の和になる。この書
き込み動作時間をｔ2にて示す。
を参照して説明する。まず、自系と他系の両系の主記憶
装置２−１と２−２の内容を一致させるため、自系の中
央制御処理装置１−１が自系主記憶装置２−１と他系主
記憶装置２−２へ同時に書き込み動作を行っている。こ
のとき、書き込み手順を示した説明図である図３の
（ｂ）に示すように、両系の主記憶装置２−１と２−２
への書き込み動作は、自系主記憶装置書き込み動作７３
と他系主記憶装置書き込み動作８３を同時に行い始め、
今までは他系主記憶装置書き込み動作８３が同期化動作
に入る時間だけ遅れていたが、自系の中央制御処理装置
１−１から他系主記憶装置２２への書き込み時にのみ使
用する書き込み専用バス６−１を使用することで、次の
動作である自系主記憶装置書き込み動作７４と他系主記
憶装置書き込み動作８４に移行することができる。した
がって、両系の主記憶装置への書き込み動作時間は自系
主記憶装置書き込み動作７３と８４の和になる。この書
き込み動作時間をｔ2にて示す。
【０００９】つぎに、この動作は、自系の中央制御処理
装置１−１が、自系主記憶装置２−１に対して自系主記
憶装置とデータの読み出し動作／書き込み動作を行うバ
ス４−１を通してデータの書き込み動作を行ない、他系
主記憶装置２−２に対しては、他系主記憶装置とのデー
タの読み出し動作／書き込み動作を行うバス５−１と、
他系主記憶装置への書き込み時にのみ使用する書き込み
専用バス６−１の２本のバスを交互に使用してデータの
書き込みを行うことによって、他系主記憶装置へのデー
タの書き込み動作が時間ｔ3だけ早く終了する。
装置１−１が、自系主記憶装置２−１に対して自系主記
憶装置とデータの読み出し動作／書き込み動作を行うバ
ス４−１を通してデータの書き込み動作を行ない、他系
主記憶装置２−２に対しては、他系主記憶装置とのデー
タの読み出し動作／書き込み動作を行うバス５−１と、
他系主記憶装置への書き込み時にのみ使用する書き込み
専用バス６−１の２本のバスを交互に使用してデータの
書き込みを行うことによって、他系主記憶装置へのデー
タの書き込み動作が時間ｔ3だけ早く終了する。
【００１０】
【発明の効果】以上説明したように本発明は、他系主記
憶装置への書き込みにおいて、１本のバスの書き込み時
間は自系主記憶装置への書き込み時間の２倍までなら
ば、両系の主記憶装置への書き込みは他系主記憶装置へ
の書き込み時間に影響されず、自系の主記憶装置への書
き込みが終了したならば、自系中央制御処理装置は次の
動作に移ることができ処理能力の向上をはかれるという
効果を有する。
憶装置への書き込みにおいて、１本のバスの書き込み時
間は自系主記憶装置への書き込み時間の２倍までなら
ば、両系の主記憶装置への書き込みは他系主記憶装置へ
の書き込み時間に影響されず、自系の主記憶装置への書
き込みが終了したならば、自系中央制御処理装置は次の
動作に移ることができ処理能力の向上をはかれるという
効果を有する。
【図１】本発明による情報処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
【図３】図１および図２の動作説明に供する書き込み手
順の例を示す説明図である。
順の例を示す説明図である。
１−１，１−２ 中央制御処理装置 ２−１，２−２ 主記憶装置 ３−１，３−２ 入出力制御装置 ４−１，４−２ バス ５−１，５−２ バス ６−１，６−２ 書き込み専用バス
Claims (1)
- 【特許請求の範囲】 【請求項１】 中央制御処理装置と主記憶装置と入出力
制御装置が二重化構成になっており、この中央制御処理
装置が自系主記憶装置と自系入出力制御装置と接続され
データの読み出し動作／書き込み動作を行う第１のバス
と、前記中央制御処理装置が他系主記憶装置と接続され
他系主記憶装置とのデータの読み出し動作／書き込み動
作を行う第２のバスと、自系の中央制御処理装置から他
系主記憶装置へのデータの書き込み動作時にのみ使用す
る書き込み専用バスを有し、中央制御処理装置が書き込
み動作を両系の主記憶装置に対して行うシステムで、他
系主記憶装置にデータの書き込み時に、他系の主記憶装
置と接続されている前記第２のバスと前記書き込み専用
バスの２種類のバスを交互に介して主記憶装置にデータ
の書き込みを行うようにしたことを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18703291A JPH0512222A (ja) | 1991-07-02 | 1991-07-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18703291A JPH0512222A (ja) | 1991-07-02 | 1991-07-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512222A true JPH0512222A (ja) | 1993-01-22 |
Family
ID=16198995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18703291A Pending JPH0512222A (ja) | 1991-07-02 | 1991-07-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512222A (ja) |
-
1991
- 1991-07-02 JP JP18703291A patent/JPH0512222A/ja active Pending
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