JPH051251U - 半導体パツケージ - Google Patents
半導体パツケージInfo
- Publication number
- JPH051251U JPH051251U JP046695U JP4669591U JPH051251U JP H051251 U JPH051251 U JP H051251U JP 046695 U JP046695 U JP 046695U JP 4669591 U JP4669591 U JP 4669591U JP H051251 U JPH051251 U JP H051251U
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- JP
- Japan
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- island
- terminal
- lead frame
- frame
- semiconductor package
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】従来、ペレット封止部7側で切断していたリー
ドフレームの一部であるアイランド吊りピン1を残して
おく。 【効果】従来のように半導体パッケージに突起部を設け
ることなく端子曲がりを防止する効果を有する。また、
このリードフレームの一部がアイランドを介して半導体
チップのサブストレートと接続している場合、サブスト
レート電圧を供給する端子として使用することができ、
パッケージの端子を有効に使用できるという効果を有す
る。また、リードフレームの一部がアイランドを介して
ペレットのサブストレートと接触している場合、放熱性
がよくなるという効果を有する。
ドフレームの一部であるアイランド吊りピン1を残して
おく。 【効果】従来のように半導体パッケージに突起部を設け
ることなく端子曲がりを防止する効果を有する。また、
このリードフレームの一部がアイランドを介して半導体
チップのサブストレートと接続している場合、サブスト
レート電圧を供給する端子として使用することができ、
パッケージの端子を有効に使用できるという効果を有す
る。また、リードフレームの一部がアイランドを介して
ペレットのサブストレートと接触している場合、放熱性
がよくなるという効果を有する。
Description
【0001】
本発明は半導体パッケージに関し、特にフラットパッケージに関する。
【0002】
従来のフラットパッケージは、図6に示すように、ペレット封止部7と外部と ペレットを電気的に接続する端子2を有している。また、端子2の曲がりが多い 端部に加わる力を防御し、曲がりにくくするために、図7に示すように、ペレッ ト封止部7の四隅に封止樹脂の突起部8を有するものがある。
【0003】
図6の従来のフラットパッケージでは、端子2に外部からの力が加わったとき に、端子2が曲がってしまい、基板実装時に基板のパターンと端子2が接触不良 を起こすという問題点がある。
【0004】 一方、図7の突起部8を設けたフラットパッケージでは、端子2の曲がりが多 い端部に加わる力を防御し、端子2を曲がりにくくしているが、封止樹脂の粘度 が大きいため突起部8の形成が困難であった。また、封止樹脂が従来のものより 多く必要となり、コストが高くなるという問題点があった。
【0005】 本考案の目的は、端子の曲がりを防止し基板のパターンと端子との接触不良が なく、安価な半導体パッケージを提供することにある。
【0006】
本考案は、ペレットを搭載するアイランドと、前記ペレットのボンディングパ ッドと金線を介して接続する端子と、前記ボンディングパッドに接続しないあき 端子と、該あき端子と前記端子とを保持するフレームと、該フレームに固定され 前記アイランドを保持するアイランド吊りピンとを有するリードフレームを用い た半導体パッケージにおいて、前記あき端子と前記アイランド吊りピンと該アイ ランド吊りピンに接続するフレームを含むリードフレームの一部をリード曲り防 止のために残したことを特徴とする。
【0007】
次に、本考案の実施例について図面を参照して説明する。
【0008】 図1は本考案の第1の実施例の平面図、図5はリードフレームの切断前の連続 した状態を示す半導体パッケージの一部切欠き平面図である。
【0009】 第1の実施例は、図5に示すように組立てられた一連のリードフレームを図1 に示すように、アイランド4とフレーム9を固定するアイランド吊りピン1を残 してフレーム9との接合部で切断する。このアイランド吊りピン1により、突起 部を設けることなく端子2の曲がりが多い端部に加わる外力を防ぎ、端子曲がり を防止する。
【0010】 図2は本考案の第2の実施例の平面図である。
【0011】 第2の実施例は、図2に示すように、アイランド吊りピン1とアイランド吊り ピン1に接続するフレーム9を残した例である。
【0012】 図3は本考案の第3の実施例の平面図である。
【0013】 第3の実施例は、図3に示すように、端子2のうちのあき端子とあき端子に接 続するフレーム9を残した例である。
【0014】 以上、第1,第2,第3の実施例について説明したが、これらの実施例は、リ ードフレームの一部がアイランドを介して半導体ペレットのサブストレートと接 続しているので、サブストレート電圧を供給する端子として使用することもでき る。
【0015】 図4は本考案の第4の実施例の一部切欠き平面図である。
【0016】 第4の実施例は、図4に示すように、残したフレーム9がアイランドと接続し ていない例であり、サブストレート電圧を供給する端子として使用することはで きないが、端子曲りを防止する効果が得られる。
【0017】
以上説明したように本発明は、リードフレームの一部を残しておいたので、従 来のように突起部を設けることなく、端子曲がりの防止に役立つという効果を有 する。
【0018】 また、このリードフレームの一部がアイランドを介して半導体ペレットのサブ ストレートと接続している場合、サブストレート電圧を供給する端子として使用 することができるため、サブストレート電圧を供給する端子を新たに設ける必要 がなく、パッケージの端子を有効に使用することができるという効果を有する。
【0019】 また、このリードフレームの一部がアイランドと接続している場合、半導体ペ レットのサブストレートと接触している金属であり、封止材料よりも熱伝導性が よいため、ペレットからの放熱性が良くなるという効果を有する。
【図1】本考案の第1の実施例の平面図である。
【図2】本考案の第2の実施例の平面図である。
【図3】本考案の第3の実施例の平面図である。
【図4】本考案の第4の実施例の一部切欠き平面図であ
る。
る。
【図5】リードフレームの切断前の連続した状態を示す
半導体パッケージの一部切欠き平面図である。
半導体パッケージの一部切欠き平面図である。
【図6】従来の半導体パッケージの一例の平面図であ
る。
る。
【図7】従来の半導体パッケージの他の例の平面図であ
る。
る。
1 アイランド吊りピン 2 端子 3 金線 4 アイランド 5 ボンディングパッド 6 ペレット 7 ペレット封止部 8 突起部 9 フレーム
Claims (1)
- 【実用新案登録請求の範囲】 【請求項1】 ペレットを搭載するアイランドと、前記
ペレットのボンディングパッドと金線を介して接続する
端子と、前記ボンディングパッドに接続しないあき端子
と、該あき端子と前記端子とを保持するフレームと、該
フレームに固定され前記アイランドを保持するアイラン
ド吊りピンとを有するリードフレームを用いた半導体パ
ッケージにおいて、前記あき端子と前記アイランド吊り
ピンと該アイランド吊りピンに接続するフレームを含む
リードフレームの一部をリード曲り防止のために残した
ことを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP046695U JPH051251U (ja) | 1991-06-21 | 1991-06-21 | 半導体パツケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP046695U JPH051251U (ja) | 1991-06-21 | 1991-06-21 | 半導体パツケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH051251U true JPH051251U (ja) | 1993-01-08 |
Family
ID=12754520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP046695U Pending JPH051251U (ja) | 1991-06-21 | 1991-06-21 | 半導体パツケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH051251U (ja) |
-
1991
- 1991-06-21 JP JP046695U patent/JPH051251U/ja active Pending
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