JPH05128283A - １チツプマイクロコンピユータ - Google Patents
１チツプマイクロコンピユータInfo
- Publication number
- JPH05128283A JPH05128283A JP3285336A JP28533691A JPH05128283A JP H05128283 A JPH05128283 A JP H05128283A JP 3285336 A JP3285336 A JP 3285336A JP 28533691 A JP28533691 A JP 28533691A JP H05128283 A JPH05128283 A JP H05128283A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- bus
- clock signal
- signal
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- Pending
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- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】１チップマイクロコンピュータ内の使用しない
周辺機能に供給するクロック信号を、固定レベルとする
事で動作電流を低減すること。 【構成】ＣＰＵ１より出力する周辺機能選択データを、
バス１０と入出力バス１１とを介して取り込みデコード
するデコーダ４，５群と、クロック信号を生成するクロ
ックジェネレータ６と、デコーダの出力信号が“Ｈ”の
時クロック信号を入力して周辺機能にクロック信号を供
給するクロック信号制御回路８，９群を設け、デコーダ
の出力信号が“Ｌ”となったら選択されない周辺機能に
供給するクロック信号を、クロック信号制御回路で
“Ｌ”にして、動作を停止させ、この周辺機能で消費さ
れる電流を低減することで全体の動作電流低減を行う。
周辺機能に供給するクロック信号を、固定レベルとする
事で動作電流を低減すること。 【構成】ＣＰＵ１より出力する周辺機能選択データを、
バス１０と入出力バス１１とを介して取り込みデコード
するデコーダ４，５群と、クロック信号を生成するクロ
ックジェネレータ６と、デコーダの出力信号が“Ｈ”の
時クロック信号を入力して周辺機能にクロック信号を供
給するクロック信号制御回路８，９群を設け、デコーダ
の出力信号が“Ｌ”となったら選択されない周辺機能に
供給するクロック信号を、クロック信号制御回路で
“Ｌ”にして、動作を停止させ、この周辺機能で消費さ
れる電流を低減することで全体の動作電流低減を行う。
Description
【０００１】
【産業上の利用分野】本発明は１チップマイクロコンピ
ュータに関し、特にＣＰＵ（中央処理装置）と各種周辺
機能とを有するＣＭＯＳ１チップマイクロコンピュータ
において周辺機能が未使用の時に消費電力を低減する機
能を持つ１チップマイクロコンピュータに関する。
ュータに関し、特にＣＰＵ（中央処理装置）と各種周辺
機能とを有するＣＭＯＳ１チップマイクロコンピュータ
において周辺機能が未使用の時に消費電力を低減する機
能を持つ１チップマイクロコンピュータに関する。
【０００２】
【従来の技術】従来の１チップマイクロコンピュータに
ついて、図４を用いて説明する。
ついて、図４を用いて説明する。
【０００３】図４において、本従来例では２つの周辺機
能２，３を持つ１チップマイクロコンピュータについて
示した。
能２，３を持つ１チップマイクロコンピュータについて
示した。
【０００４】図４の１チップマイクロコンピュータは、
バッファ７の出力信号１７に同期して動作するＣＰＵ１
と、デコーダ４の出力信号１８が“Ｈ”の時バッファ７
の出力信号１７に同期し、バス１２とデータの入出力を
行うことで動作する周辺機能２と、同様にデコーダ５の
出力信号１９が“Ｈ”の時動作する周辺機能３と、入出
力バス１１のデータをデコードするデコーダ４及び５
と、発振器を接続するクロック端子１４及び１５を有
し、クロック信号を生成するクロックジェネレータ６
と、このクロックジェネレータ６の出力信号１６を入力
とするバッファ７と、入出力バス１１と、ＣＰＵ１と入
出力バス１１を接続するバス１０と、入出力バス１１と
周辺機能２間のデータの入出力を行うバス１２と、入出
力バス１１と周辺機能３間のデータの入出力を行うバス
１３とを含んで構成している。
バッファ７の出力信号１７に同期して動作するＣＰＵ１
と、デコーダ４の出力信号１８が“Ｈ”の時バッファ７
の出力信号１７に同期し、バス１２とデータの入出力を
行うことで動作する周辺機能２と、同様にデコーダ５の
出力信号１９が“Ｈ”の時動作する周辺機能３と、入出
力バス１１のデータをデコードするデコーダ４及び５
と、発振器を接続するクロック端子１４及び１５を有
し、クロック信号を生成するクロックジェネレータ６
と、このクロックジェネレータ６の出力信号１６を入力
とするバッファ７と、入出力バス１１と、ＣＰＵ１と入
出力バス１１を接続するバス１０と、入出力バス１１と
周辺機能２間のデータの入出力を行うバス１２と、入出
力バス１１と周辺機能３間のデータの入出力を行うバス
１３とを含んで構成している。
【０００５】ここに示した１チップマイクロコンピュー
タは、周辺機能２及び３を動作させる時のデータをＣＰ
Ｕ１より出力し入出力バス１１を介して与えている。ま
た周辺機能２か周辺機能３かを選択し動作させるため
に、ＣＰＵ１は各周辺機能を選択するデータも入出力バ
ス１１に出力し、各周辺機能に付加するデコーダ４，５
は、そのデータをデコードして、各々の周辺機能を選択
する信号１８及び１９を生成している。
タは、周辺機能２及び３を動作させる時のデータをＣＰ
Ｕ１より出力し入出力バス１１を介して与えている。ま
た周辺機能２か周辺機能３かを選択し動作させるため
に、ＣＰＵ１は各周辺機能を選択するデータも入出力バ
ス１１に出力し、各周辺機能に付加するデコーダ４，５
は、そのデータをデコードして、各々の周辺機能を選択
する信号１８及び１９を生成している。
【０００６】次に、図４を用いて、従来の１チップマイ
クロコンピュータで周辺機能２を動作させる場合につい
て説明する。
クロコンピュータで周辺機能２を動作させる場合につい
て説明する。
【０００７】ＣＰＵ１よりバス１０を介して入出力バス
１１に周辺機能２を選択する第１のデータが出力する。
デコーダ４は、入出力バス１１の第１のデータをデコー
ドし“Ｈ”となる信号１８を出力する。周辺機能２は信
号１８が“Ｈ”となったことを検出すると、ＣＰＵ１よ
りバス１０を介して入出力バス１１に出力する第２のデ
ータをバス１２を介して入力し、バッファ７の出力信号
１７に同期して所定の動作を開始する。
１１に周辺機能２を選択する第１のデータが出力する。
デコーダ４は、入出力バス１１の第１のデータをデコー
ドし“Ｈ”となる信号１８を出力する。周辺機能２は信
号１８が“Ｈ”となったことを検出すると、ＣＰＵ１よ
りバス１０を介して入出力バス１１に出力する第２のデ
ータをバス１２を介して入力し、バッファ７の出力信号
１７に同期して所定の動作を開始する。
【０００８】周辺機能２の動作終了後、動作結果はバス
１２，入出力バス１１，バス１０を介してＣＰＵ１に取
り込まれる。
１２，入出力バス１１，バス１０を介してＣＰＵ１に取
り込まれる。
【０００９】尚、第１のデータではデコーダ５の出力信
号が“Ｈ”とならないので、周辺機能３は選択されな
い。
号が“Ｈ”とならないので、周辺機能３は選択されな
い。
【００１０】
【発明が解決しようとする課題】前記従来の１チップマ
イクロコンピュータには、以下に示す大きな問題点があ
る。
イクロコンピュータには、以下に示す大きな問題点があ
る。
【００１１】（１）従来例で述べたように、複数の周辺
機能２，３を有していても、その全ての周辺機能が動作
していない。しかし、クロック信号は全ての周辺機能に
供給しているので、動作していない周辺機能の中でクロ
ック信号に同期して動作する複数のトランジスタまでは
無駄な動作電流が流れることになる。
機能２，３を有していても、その全ての周辺機能が動作
していない。しかし、クロック信号は全ての周辺機能に
供給しているので、動作していない周辺機能の中でクロ
ック信号に同期して動作する複数のトランジスタまでは
無駄な動作電流が流れることになる。
【００１２】（２）クロック信号をＣＰＵ１と全ての周
辺機能に供給するため、バッファ７の駆動能力を大きく
する必要がある。よって、レイアウト面積が広くなるた
め、シリコンチップの価格が高くなる。またバッファ７
の駆動能力を大きくすると、バッファ７自身に流れる電
流が多くなる。多くなる。
辺機能に供給するため、バッファ７の駆動能力を大きく
する必要がある。よって、レイアウト面積が広くなるた
め、シリコンチップの価格が高くなる。またバッファ７
の駆動能力を大きくすると、バッファ７自身に流れる電
流が多くなる。多くなる。
【００１３】本発明の目的は、前記（１），（２）の問
題点を解決し、無駄な電流が流れないようにした１チッ
プマイクロコンピュータという欠点がある。
題点を解決し、無駄な電流が流れないようにした１チッ
プマイクロコンピュータという欠点がある。
【００１４】
【課題を解決するための手段】本発明の１チップマイク
ロコンピュータの構成は、中央処理装置（ＣＰＵ）と、
前記ＣＰＵと入出力を行う入出力バスと、前記入出力バ
スのデータをデコードする複数のデコーダと、前記入出
力バスに接続し複数のデコーダの出力信号を各々入力と
する複数の周辺機能と、クロック信号を発生するクロッ
クジェネレータとを備え、前記クロックジェネレータの
出力信号を入力とし前記デコーダの出力信号で前記周辺
機能に与えるクロック信号をそれぞれ制御する制御手段
を複数有することを特徴とする。
ロコンピュータの構成は、中央処理装置（ＣＰＵ）と、
前記ＣＰＵと入出力を行う入出力バスと、前記入出力バ
スのデータをデコードする複数のデコーダと、前記入出
力バスに接続し複数のデコーダの出力信号を各々入力と
する複数の周辺機能と、クロック信号を発生するクロッ
クジェネレータとを備え、前記クロックジェネレータの
出力信号を入力とし前記デコーダの出力信号で前記周辺
機能に与えるクロック信号をそれぞれ制御する制御手段
を複数有することを特徴とする。
【００１５】
【実施例】本発明の第１の実施例の１チップマイクロコ
ンピュータについて、図１及び図２を参照して説明す
る。
ンピュータについて、図１及び図２を参照して説明す
る。
【００１６】本実施例では、２つの周辺機能２，３を持
つ１チップマイクロコンピュータについて示した。
つ１チップマイクロコンピュータについて示した。
【００１７】図１の１チップマイクロコンピュータは、
バッファ７の出力信号１７に同期して動作するＣＰＵ１
と、デコーダ４の出力信号１８が“Ｈ”の時、クロック
信号制御回路８の出力信号２０に同期し、バス１２とデ
ータの入出力を行って動作する周辺機能２と、同様にデ
コーダ５の出力信号１９が“Ｈ”の時クロック信号制御
回路９の出力信号２１に同期し、バス１３とデータの入
出力を行って動作する周辺機能３と、入出力バス１１の
データをデコードするデコーダ４及び５と、発振器を接
続するクロック端子１４及び１５を有しクロック信号を
生成するクロックジェネレータ６と、クロックジェネレ
ータ６の出力信号１６を入力とするバッファ７と、デコ
ーダ４の出力信号１８が“Ｈ”の時、入力するクロック
ジェネレータ６の出力信号１６をそのまま周辺機能２に
対し出力するクロック信号制御回路８と、同様にデコー
ダ５の出力信号１９が“Ｈ”の時、入力するクロックジ
ェネレータ６の出力信号１６をそのまま周辺機能３に対
し出力するクロック信号制御回路９と、入出力バス１１
と、ＣＰＵ１と入出力バス１１を接続するバス１０と、
入出力バス１１と周辺機能２間のデータの入出力を行う
バス１２と、入出力バス１１と周辺機能３間のデータの
入出力を行うバス１３とを含んで構成している。
バッファ７の出力信号１７に同期して動作するＣＰＵ１
と、デコーダ４の出力信号１８が“Ｈ”の時、クロック
信号制御回路８の出力信号２０に同期し、バス１２とデ
ータの入出力を行って動作する周辺機能２と、同様にデ
コーダ５の出力信号１９が“Ｈ”の時クロック信号制御
回路９の出力信号２１に同期し、バス１３とデータの入
出力を行って動作する周辺機能３と、入出力バス１１の
データをデコードするデコーダ４及び５と、発振器を接
続するクロック端子１４及び１５を有しクロック信号を
生成するクロックジェネレータ６と、クロックジェネレ
ータ６の出力信号１６を入力とするバッファ７と、デコ
ーダ４の出力信号１８が“Ｈ”の時、入力するクロック
ジェネレータ６の出力信号１６をそのまま周辺機能２に
対し出力するクロック信号制御回路８と、同様にデコー
ダ５の出力信号１９が“Ｈ”の時、入力するクロックジ
ェネレータ６の出力信号１６をそのまま周辺機能３に対
し出力するクロック信号制御回路９と、入出力バス１１
と、ＣＰＵ１と入出力バス１１を接続するバス１０と、
入出力バス１１と周辺機能２間のデータの入出力を行う
バス１２と、入出力バス１１と周辺機能３間のデータの
入出力を行うバス１３とを含んで構成している。
【００１８】ここに示した１チップマイクロコンピュー
タは、従来例と同様に、周辺機能２及び３を動作させる
時のデータを入出力バスを介して与えている。
タは、従来例と同様に、周辺機能２及び３を動作させる
時のデータを入出力バスを介して与えている。
【００１９】また、周辺機能２か周辺機能３かを選択し
動作させるために、ＣＰＵ１は各周辺機能を選択するデ
ータも入出力バス１１に出力し、各周辺機能に付加する
デコーダはそのデータをデコードして、各々の周辺機能
を選択する信号１８及び１９を生成している。
動作させるために、ＣＰＵ１は各周辺機能を選択するデ
ータも入出力バス１１に出力し、各周辺機能に付加する
デコーダはそのデータをデコードして、各々の周辺機能
を選択する信号１８及び１９を生成している。
【００２０】次に図１を用いて本実施例の１チップマイ
クロコンピュータで周辺機能２を動作させる場合につい
て説明する。ＣＰＵ１よりバス１０を介して入出力バス
１１に周辺機能２を選択する第１のデータが出力する。
デコーダ４は入出力バス１１の第１のデータをデコード
し“Ｈ”となる信号１８を出力する。クロック信号制御
回路８はデコーダ４の出力信号１８が“Ｈ”になると、
入力するクロックジェネレータ６の出力信号１６をその
まま同相で周辺機能２に対し出力する。
クロコンピュータで周辺機能２を動作させる場合につい
て説明する。ＣＰＵ１よりバス１０を介して入出力バス
１１に周辺機能２を選択する第１のデータが出力する。
デコーダ４は入出力バス１１の第１のデータをデコード
し“Ｈ”となる信号１８を出力する。クロック信号制御
回路８はデコーダ４の出力信号１８が“Ｈ”になると、
入力するクロックジェネレータ６の出力信号１６をその
まま同相で周辺機能２に対し出力する。
【００２１】また周辺機能２は信号１８が“Ｈ”となっ
たことを検出すると、ＣＰＵ１よりバス１０を介して入
出力バス１１に出力する第２のデータをバス１２を介し
て入力し、クロック信号制御回路８の出力信号２０に同
期して所定の動作を開始する。周辺機能２の動作終了
後、動作結果はバス１２，入出力バス１１及びバス１０
を介してＣＰＵ１に取り込まれる。
たことを検出すると、ＣＰＵ１よりバス１０を介して入
出力バス１１に出力する第２のデータをバス１２を介し
て入力し、クロック信号制御回路８の出力信号２０に同
期して所定の動作を開始する。周辺機能２の動作終了
後、動作結果はバス１２，入出力バス１１及びバス１０
を介してＣＰＵ１に取り込まれる。
【００２２】今、第１のデータではデコーダ５の出力信
号が“Ｌ”となる。従って、クロック信号制御回路９の
入力信号１９が“Ｌ”であるので、クロック信号制御回
路９の出力信号２１は“Ｌ”に固定となる。周辺機能３
は入力信号１９が“Ｌ”で、クロック信号制御回路の出
力信号２１が“Ｌ”であるので動作を行わない。また周
辺機能２及び３はクロック信号制御回路の出力信号が
“Ｌ”に固定になると、内部にあるレジスタ等が事前の
値を保持するようになっている。
号が“Ｌ”となる。従って、クロック信号制御回路９の
入力信号１９が“Ｌ”であるので、クロック信号制御回
路９の出力信号２１は“Ｌ”に固定となる。周辺機能３
は入力信号１９が“Ｌ”で、クロック信号制御回路の出
力信号２１が“Ｌ”であるので動作を行わない。また周
辺機能２及び３はクロック信号制御回路の出力信号が
“Ｌ”に固定になると、内部にあるレジスタ等が事前の
値を保持するようになっている。
【００２３】次に本実施例の１チップマイクロコンピュ
ータ内にあるクロック信号制御回路８の第１の実施例に
ついて図２を用いて説明する。
ータ内にあるクロック信号制御回路８の第１の実施例に
ついて図２を用いて説明する。
【００２４】図２のクロック信号制御回路８は、信号１
８と信号１６を入力とする２入力ＡＮＤゲート２２にて
構成している。今、デコーダ４の出力である信号１８が
“Ｈ”の時は、クロックジェネレータ６の出力信号１６
と同相の信号が出力信号２０として出力される。また、
デコーダ４の出力信号１８が“Ｌ”の時は、出力信号２
０は“Ｌ”に固定となる。
８と信号１６を入力とする２入力ＡＮＤゲート２２にて
構成している。今、デコーダ４の出力である信号１８が
“Ｈ”の時は、クロックジェネレータ６の出力信号１６
と同相の信号が出力信号２０として出力される。また、
デコーダ４の出力信号１８が“Ｌ”の時は、出力信号２
０は“Ｌ”に固定となる。
【００２５】本実施例の１チップマイクロコンピュータ
（図１）内にあるクロック制御回路８の、第２の実施例
について、図３を用いて説明する。
（図１）内にあるクロック制御回路８の、第２の実施例
について、図３を用いて説明する。
【００２６】図３のクロック信号制御回路８は、デコー
ダ４の出力信号１８を入力とするインバータ２４と、ク
ロックジェネレータ６の出力信号１６を入力としインバ
ータ２４の出力信号２６を制御信号とするクロックドバ
ッファ２３と、ソース電位をＧＮＤとし、ゲート入力を
インバータ２４の出力信号２６とし、ドレインがクロッ
クドバッファ２３の出力信号２０と接続しているフロー
ティング防止用Ｎチャネル（ｃｈ）トランジスタ２５で
構成している。
ダ４の出力信号１８を入力とするインバータ２４と、ク
ロックジェネレータ６の出力信号１６を入力としインバ
ータ２４の出力信号２６を制御信号とするクロックドバ
ッファ２３と、ソース電位をＧＮＤとし、ゲート入力を
インバータ２４の出力信号２６とし、ドレインがクロッ
クドバッファ２３の出力信号２０と接続しているフロー
ティング防止用Ｎチャネル（ｃｈ）トランジスタ２５で
構成している。
【００２７】このクロック信号制御回路８では、デコー
ダ４の出力信号１８が“Ｈ”の時、クロックドバッファ
２３の出力信号２０はクロックジェネレータ６の出力信
号１６と同相の出力となる。またデコーダ４の出力信号
１８が“Ｌ”の時は、クロックドバッファ２３の出力は
フローティングとなるが、インバータ２４の出力信号２
６は“Ｈ”となり、Ｎｃｈトランジスタ２５がオンし
て、Ｎｃｈトランジスタ２５のドレイン電位はＧＮＤに
なり、信号２０は“Ｌ”に固定される。
ダ４の出力信号１８が“Ｈ”の時、クロックドバッファ
２３の出力信号２０はクロックジェネレータ６の出力信
号１６と同相の出力となる。またデコーダ４の出力信号
１８が“Ｌ”の時は、クロックドバッファ２３の出力は
フローティングとなるが、インバータ２４の出力信号２
６は“Ｈ”となり、Ｎｃｈトランジスタ２５がオンし
て、Ｎｃｈトランジスタ２５のドレイン電位はＧＮＤに
なり、信号２０は“Ｌ”に固定される。
【００２８】尚、第２の実施例では、クロック信号制御
回路８の部分以外は、図１と同様であるので省略してい
る。
回路８の部分以外は、図１と同様であるので省略してい
る。
【００２９】
【発明の効果】以上説明したように、本発明の１チップ
マイクロコンピュータは、動作しない周辺機能に対して
クロック信号を“Ｌ”に固定することで、周辺機能内の
クロック信号によって動作するトランジスタが動作せ
ず、従って特にＣＭＯＳで回路を構成している場合トラ
ンジスタがスイッチングする時に流れる貫通電流が流れ
なくなり、従って全体の消費電流を低減する事が出来る
という大きな効果がある。
マイクロコンピュータは、動作しない周辺機能に対して
クロック信号を“Ｌ”に固定することで、周辺機能内の
クロック信号によって動作するトランジスタが動作せ
ず、従って特にＣＭＯＳで回路を構成している場合トラ
ンジスタがスイッチングする時に流れる貫通電流が流れ
なくなり、従って全体の消費電流を低減する事が出来る
という大きな効果がある。
【００３０】また、本発明の１チップマイクロコンピュ
ータでは、クロック信号を供給するバッファはＣＰＵの
みを駆動しているので、大きな駆動能力を有する必要は
なく、従ってレイアウト面積を小さくできるので、例え
ばシリコンチップの価格を低減できる効果もあり、また
クロック信号を供給するバッファが小さくなることで、
バッファ自身に流れる電流を低減できるという効果もあ
る。
ータでは、クロック信号を供給するバッファはＣＰＵの
みを駆動しているので、大きな駆動能力を有する必要は
なく、従ってレイアウト面積を小さくできるので、例え
ばシリコンチップの価格を低減できる効果もあり、また
クロック信号を供給するバッファが小さくなることで、
バッファ自身に流れる電流を低減できるという効果もあ
る。
【図１】本発明の第１の実施例の１チップマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図２】本発明の第１の実施例の１チップマイクロコン
ピュータ内にあるクロック信号制御回路を示す回路図で
ある。
ピュータ内にあるクロック信号制御回路を示す回路図で
ある。
【図３】本発明の第２の実施例の１チップマイクロコン
ピュータ内にあるクロック制御回路を示す回路図であ
る。
ピュータ内にあるクロック制御回路を示す回路図であ
る。
【図４】従来の１チップマイクロコンピュータのブロッ
ク図である。
ク図である。
１ ＣＰＵ ２，３ 周辺機能 ４，５ デコーダ ６ クロックジェネレータ ７ バッファ ８，９ クロック信号制御回路 １０ ＣＰＵと入出力バスとを接続するバス １１ 入出力バス １２，１３ 入出力バスと周辺機能とを接続するバス １４，１５ 発振器接続端子 １６ クロックジェネレータの出力信号 １７ クロックバッファの出力信号 １８，１９ デコーダの出力信号 ２０，２１ クロック信号制御回路の出力信号 ２２ ２ＮＡＮＤゲート ２３ クロックドバッファ ２４ インバータ ２５ Ｎｃｈトランジスタ ２６ インバータの出力信号
Claims (1)
- 【請求項１】 ＣＰＵと、前記ＣＰＵと入出力を行う入
出力バスと、前記入出力バスのデータをデコードする複
数のデコーダと、前記入出力バスに接続し複数のデコー
ダの出力信号を各々入力とする複数の周辺機能と、クロ
ック信号を発生するクロックジェネレータとを備え、前
記クロックジェネレータの出力信号を入力とし、デコー
ダの出力信号で、前記周辺機能に与えるクロック信号を
制御する制御手段を有していることを特徴とする１チッ
プマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285336A JPH05128283A (ja) | 1991-10-31 | 1991-10-31 | １チツプマイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285336A JPH05128283A (ja) | 1991-10-31 | 1991-10-31 | １チツプマイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128283A true JPH05128283A (ja) | 1993-05-25 |
Family
ID=17690236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285336A Pending JPH05128283A (ja) | 1991-10-31 | 1991-10-31 | １チツプマイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103422A (ja) * | 2008-10-27 | 2010-05-06 | Kyocera Mita Corp | 集積回路及びこれを備えた回路基板、画像形成装置 |
-
1991
- 1991-10-31 JP JP3285336A patent/JPH05128283A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103422A (ja) * | 2008-10-27 | 2010-05-06 | Kyocera Mita Corp | 集積回路及びこれを備えた回路基板、画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |