JPH05128839A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH05128839A JPH05128839A JP3313783A JP31378391A JPH05128839A JP H05128839 A JPH05128839 A JP H05128839A JP 3313783 A JP3313783 A JP 3313783A JP 31378391 A JP31378391 A JP 31378391A JP H05128839 A JPH05128839 A JP H05128839A
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- JP
- Japan
- Prior art keywords
- terminal
- data
- address
- signal
- memory
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- Pending
Links
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- 238000003780 insertion Methods 0.000 claims abstract description 20
- 230000037430 deletion Effects 0.000 claims description 8
- 238000012217 deletion Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
Abstract
(57)【要約】
【目的】 データを順次に書き込み、或いは読み出すＦ
ＩＦＯメモリ回路に、指定されたアドレスにデータを挿
入し、或いは指定されたアドレスのデータを削除する機
能を設ける。 【構成】 メモリ１と、メモリアクセス調停回路２と、
メモリ１に順次データを書き込むための順次書込データ
端子３、順次書込信号端子４及び順次書込アドレスカウ
ンタ５と、メモリ１から順次データを読み出すための順
次読出データ端子６、順次読出信号端子７及び順次読出
アドレスカウンタ８と、アドレスを指定するためのアド
レス端子１２と、挿入するデータを入力する挿入データ
端子１３と、挿入信号又は削除信号を入力させる挿入信
号端子１４及び削除信号端子１５とを備えている。
ＩＦＯメモリ回路に、指定されたアドレスにデータを挿
入し、或いは指定されたアドレスのデータを削除する機
能を設ける。 【構成】 メモリ１と、メモリアクセス調停回路２と、
メモリ１に順次データを書き込むための順次書込データ
端子３、順次書込信号端子４及び順次書込アドレスカウ
ンタ５と、メモリ１から順次データを読み出すための順
次読出データ端子６、順次読出信号端子７及び順次読出
アドレスカウンタ８と、アドレスを指定するためのアド
レス端子１２と、挿入するデータを入力する挿入データ
端子１３と、挿入信号又は削除信号を入力させる挿入信
号端子１４及び削除信号端子１５とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ機構を有するメ
モリ回路に関し、特に順次データの挿入及び削除を可能
にしたメモリ回路に関する。
モリ回路に関し、特に順次データの挿入及び削除を可能
にしたメモリ回路に関する。
【０００２】
【従来の技術】従来のＦＩＦＯメモリ回路の一例を図４
に示す。メモリ１はメモリアクセス調停回路２によって
データの書き込みと読み出しが行われる。このメモリア
クセス調整回路２には順次書込データ端子３、順次書込
信号端子４、順次書込アドレスカウンタ５が接続され、
順次書込信号端子４に書込信号が入力されると、この書
込信号に基づいて順次書込アドレスカウンタ５からアド
レス信号が出力され、このアドレス信号と書込信号とで
順次書込データ端子３に入力されたデータをメモリ１に
書き込むことができる。
に示す。メモリ１はメモリアクセス調停回路２によって
データの書き込みと読み出しが行われる。このメモリア
クセス調整回路２には順次書込データ端子３、順次書込
信号端子４、順次書込アドレスカウンタ５が接続され、
順次書込信号端子４に書込信号が入力されると、この書
込信号に基づいて順次書込アドレスカウンタ５からアド
レス信号が出力され、このアドレス信号と書込信号とで
順次書込データ端子３に入力されたデータをメモリ１に
書き込むことができる。
【０００３】又、メモリアクセス調停回路２には順次読
出データ端子６、順次読出信号端子７、順次読出アドレ
スカウンタ８が接続され、順次読出信号端子７に読出信
号が入力されると、この読出信号に基づいて順次読出ア
ドレスカウンタ８からアドレス信号が出力され、このア
ドレス信号と読出信号とで順次読出データ端子６にデー
タを読み出すことができる。尚、順次書込アドレス及び
順次読出アドレスの設定、同期はカウンタクリア端子
９，１０への信号入力により行われる。
出データ端子６、順次読出信号端子７、順次読出アドレ
スカウンタ８が接続され、順次読出信号端子７に読出信
号が入力されると、この読出信号に基づいて順次読出ア
ドレスカウンタ８からアドレス信号が出力され、このア
ドレス信号と読出信号とで順次読出データ端子６にデー
タを読み出すことができる。尚、順次書込アドレス及び
順次読出アドレスの設定、同期はカウンタクリア端子
９，１０への信号入力により行われる。
【０００４】
【発明が解決しようとする課題】このような従来のＦＩ
ＦＯメモリ回路では、メモリ１に対して順次データを書
き込み、或いは読み出すため、所要のアドレスにデータ
を挿入することができず、その場合には改めて順序を変
えたデータ列としてメモリに書き込む必要がある。同様
に所要のアドレスのデータを削除する場合でも、一旦デ
ータを全て削除した上で、改めて必要なデータを書き込
む必要がある。このため、データの書き込み、読み出し
の操作が煩雑になり、メモリへの書き込み、読み出し効
率が悪いという問題がある。本発明の目的は、順次デー
タの挿入及び削除を可能にしたメモリ回路を提供するこ
とにある。
ＦＯメモリ回路では、メモリ１に対して順次データを書
き込み、或いは読み出すため、所要のアドレスにデータ
を挿入することができず、その場合には改めて順序を変
えたデータ列としてメモリに書き込む必要がある。同様
に所要のアドレスのデータを削除する場合でも、一旦デ
ータを全て削除した上で、改めて必要なデータを書き込
む必要がある。このため、データの書き込み、読み出し
の操作が煩雑になり、メモリへの書き込み、読み出し効
率が悪いという問題がある。本発明の目的は、順次デー
タの挿入及び削除を可能にしたメモリ回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明のメモリ回路は、
ＦＩＦＯ機能を有するメモリ回路のメモリに、指定アド
レスへのデータの挿入及び指定アドレスのデータの削除
を行うメモリ管理機構と、アドレスを指定するためのア
ドレス端子と、挿入するデータを入力する挿入データ端
子と、データの挿入又は削除を行わせる挿入信号端子及
び削除信号端子とを夫々設けている。
ＦＩＦＯ機能を有するメモリ回路のメモリに、指定アド
レスへのデータの挿入及び指定アドレスのデータの削除
を行うメモリ管理機構と、アドレスを指定するためのア
ドレス端子と、挿入するデータを入力する挿入データ端
子と、データの挿入又は削除を行わせる挿入信号端子及
び削除信号端子とを夫々設けている。
【０００６】
【作用】アドレス端子、挿入データ端子及び挿入信号端
子に夫々信号を入力することで、アドレス端子で指定さ
れたメモリのアドレスに挿入データ端子に入力されたデ
ータを挿入でき、アドレス端子及び削除信号端子に夫々
信号を入力することで、アドレス端子で指定されたアド
レスのデータを削除することが可能となる。
子に夫々信号を入力することで、アドレス端子で指定さ
れたメモリのアドレスに挿入データ端子に入力されたデ
ータを挿入でき、アドレス端子及び削除信号端子に夫々
信号を入力することで、アドレス端子で指定されたアド
レスのデータを削除することが可能となる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のメモリ回路の一実施例の構成図であ
り、図４に示した従来構成と同一部分には同一符号を付
してある。ここで、メモリ１には指定アドレスへのデー
タの挿入及び、指定アドレスのデータの削除を可能にす
るメモリ管理機構１１を設けている。又、メモリアクセ
ス調停回路２には、アドレス端子１２、挿入データ端子
１３、挿入信号端子１４、削除信号端子１５を夫々新た
に設けている。
る。図１は本発明のメモリ回路の一実施例の構成図であ
り、図４に示した従来構成と同一部分には同一符号を付
してある。ここで、メモリ１には指定アドレスへのデー
タの挿入及び、指定アドレスのデータの削除を可能にす
るメモリ管理機構１１を設けている。又、メモリアクセ
ス調停回路２には、アドレス端子１２、挿入データ端子
１３、挿入信号端子１４、削除信号端子１５を夫々新た
に設けている。
【０００８】この構成では、順次データの書き込み及び
読み出しはこれまでと同様に行うことができる。即ち、
順次書込信号端子４に書込信号が入力されると、この書
込信号に基づいて順次書込アドレスカウンタ５からアド
レス信号が出力され、このアドレス信号と書込信号とで
順次書込データ端子３に入力されたデータをメモリ１に
書き込むことができる。又、順次読出信号端子７に読出
信号が入力されると、この読出信号に基づいて順次読出
アドレスカウンタ８からアドレス信号が出力され、この
アドレス信号と読出信号とで順次読出データ端子６にデ
ータを読み出すことができる。
読み出しはこれまでと同様に行うことができる。即ち、
順次書込信号端子４に書込信号が入力されると、この書
込信号に基づいて順次書込アドレスカウンタ５からアド
レス信号が出力され、このアドレス信号と書込信号とで
順次書込データ端子３に入力されたデータをメモリ１に
書き込むことができる。又、順次読出信号端子７に読出
信号が入力されると、この読出信号に基づいて順次読出
アドレスカウンタ８からアドレス信号が出力され、この
アドレス信号と読出信号とで順次読出データ端子６にデ
ータを読み出すことができる。
【０００９】更に、新たに設けたアドレス端子１２にア
ドレス信号を、挿入データ端子１３に挿入するデータ
を、更に挿入信号端子１４に挿入信号を夫々入力するこ
とで、アドレス信号で指定されるアドレスに挿入データ
を挿入することができる。この一例を図２に示す。
ドレス信号を、挿入データ端子１３に挿入するデータ
を、更に挿入信号端子１４に挿入信号を夫々入力するこ
とで、アドレス信号で指定されるアドレスに挿入データ
を挿入することができる。この一例を図２に示す。
【００１０】一方、アドレス端子１２にアドレス信号
を、削除信号端子１５に削除信号を夫々入力すること
で、アドレス信号で指定されるアドレスのデータを削除
することができる。この一例を図３に示す。したがっ
て、順次データをメモリ１に書き込んだ後に、所要のア
ドレスにデータを書き込む必要が生じた場合にも、直ち
に当該アドレスにデータを書き込むことが可能となる。
逆に、所要アドレスのデータを削除する場合にも、直ち
に実行することができる。
を、削除信号端子１５に削除信号を夫々入力すること
で、アドレス信号で指定されるアドレスのデータを削除
することができる。この一例を図３に示す。したがっ
て、順次データをメモリ１に書き込んだ後に、所要のア
ドレスにデータを書き込む必要が生じた場合にも、直ち
に当該アドレスにデータを書き込むことが可能となる。
逆に、所要アドレスのデータを削除する場合にも、直ち
に実行することができる。
【００１１】
【発明の効果】以上説明したように本発明は、アドレス
端子で指定されたメモリのアドレスに挿入データ端子に
入力されたデータを挿入でき、アドレス端子で指定され
たメモリのアドレスのデータを削除することができるよ
うに構成しているので、順次データの書込み、及び読出
しを行うことができるのは勿論のこと、順次データの挿
入及び削除が可能となり、メモリへのデータの書込み、
読出し効率を改善することができる。
端子で指定されたメモリのアドレスに挿入データ端子に
入力されたデータを挿入でき、アドレス端子で指定され
たメモリのアドレスのデータを削除することができるよ
うに構成しているので、順次データの書込み、及び読出
しを行うことができるのは勿論のこと、順次データの挿
入及び削除が可能となり、メモリへのデータの書込み、
読出し効率を改善することができる。
【図１】本発明のメモリ回路の一実施例の構成図であ
る。
る。
【図２】順次データの挿入動作を説明するための図であ
る。
る。
【図３】順次データの削除動作を説明するための図であ
る。
る。
【図４】従来のＦＩＦＯメモリ回路の一例の構成図であ
る。
る。
１ メモリ ２ メモリアクセス調停回路 ３ 順次書込データ端子 ４ 順次書込信号端子 ５ 順次書込アドレスカウンタ ６ 順次読出データ端子 ７ 順次読出信号端子 ８ 順次読出アドレスカウンタ １１ メモリ管理機構 １２ アドレス端子 １３ 挿入データ端子 １４ 挿入信号端子 １５ 削除信号端子
Claims (1)
- 【請求項１】 メモリにデータの順次書き込みと順次読
み出しを行うＦＩＦＯ機能を有するメモリ回路におい
て、前記メモリの指定アドレスへのデータの挿入及び指
定アドレスのデータの削除を行うメモリ管理機構と、ア
ドレスを指定するためのアドレス端子と、挿入するデー
タを入力する挿入データ端子と、データの挿入又は削除
を行わせる挿入信号端子及び削除信号端子とを夫々設け
たことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313783A JPH05128839A (ja) | 1991-10-31 | 1991-10-31 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313783A JPH05128839A (ja) | 1991-10-31 | 1991-10-31 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128839A true JPH05128839A (ja) | 1993-05-25 |
Family
ID=18045477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313783A Pending JPH05128839A (ja) | 1991-10-31 | 1991-10-31 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128839A (ja) |
-
1991
- 1991-10-31 JP JP3313783A patent/JPH05128839A/ja active Pending
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